JPH0897255A - 電力用半導体装置 - Google Patents
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- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
(57)【要約】
【目的】インダクタンスおよび抵抗が小さく,かつ制御
用ICも一緒に組み込むことができる電力用半導体装置
を提供すること。 【構成】半導体素子の一つ以上の電極と、可撓性電気絶
縁シートに形成された所定の導電パターンからなる電極
パッドとをろう付けすると共に、該電極パッドを外部引
出し端子にろう付けすることにより、前記半導体素子の
一つ以上の電極と前記外部引出し端子との間をボンディ
ングワイヤレスで接続したことを特徴とする電力用半導
体装置である。
用ICも一緒に組み込むことができる電力用半導体装置
を提供すること。 【構成】半導体素子の一つ以上の電極と、可撓性電気絶
縁シートに形成された所定の導電パターンからなる電極
パッドとをろう付けすると共に、該電極パッドを外部引
出し端子にろう付けすることにより、前記半導体素子の
一つ以上の電極と前記外部引出し端子との間をボンディ
ングワイヤレスで接続したことを特徴とする電力用半導
体装置である。
Description
【0001】
【産業上の利用分野】本発明は,放熱用金属板、又はセ
ラミック基板のような電気絶縁板に固着された電極パッ
ドに搭載された半導体素子を備えた電力用半導体装置,
特に電力用MOSFETのような高速スイッチング半導
体モジュールに適した電力用半導体装置に関する。
ラミック基板のような電気絶縁板に固着された電極パッ
ドに搭載された半導体素子を備えた電力用半導体装置,
特に電力用MOSFETのような高速スイッチング半導
体モジュールに適した電力用半導体装置に関する。
【0002】
【従来の技術】現在のところ,数十A乃至100A以上
の電流をスイッチングする電力用半導体装置としては動
作周波数があまり高いものが見当たらない。このような
電力用半導体装置では半導体装置全体のもつインダクタ
ンスは動作上あまり問題にされない。しかし1MHz 乃
至数MHz 以上の周波数で電力用半導体装置,例えば電
力用MOSFETを動作させる場合には,ゲート部及び
ソース部の各ボンデイングワイヤ自体がもつインダクタ
ンスさえも確実に障害になってくる。
の電流をスイッチングする電力用半導体装置としては動
作周波数があまり高いものが見当たらない。このような
電力用半導体装置では半導体装置全体のもつインダクタ
ンスは動作上あまり問題にされない。しかし1MHz 乃
至数MHz 以上の周波数で電力用半導体装置,例えば電
力用MOSFETを動作させる場合には,ゲート部及び
ソース部の各ボンデイングワイヤ自体がもつインダクタ
ンスさえも確実に障害になってくる。
【0003】特にソース部のインダクタンス,その中で
もゲート端子と対になってゲート信号が印加される他方
の端子として作用するソースセンス側のインダクタンス
がゲート信号に大きな影響を与えるため,そのインダク
タンスを極力小さくする必要がある。また,ゲート信号
源への悪影響をできる限り小さくするためにソース電流
の流れるソース部のインダクタンスも極力小さくする
か,あるいはゲート信号源へ悪影響を与えない構造にす
る必要がある。しかし,電力用MOSFET内部の動作
バランスを得るため,複数のソース小電極を半導体素子
に備えると共にこれらをソース用電極パッドに接続する
複数のボンディングワイヤのインダクタンス値を実質的
に等しくしなければならないという制約もあり,これら
条件を満足することは非常に難しかった。
もゲート端子と対になってゲート信号が印加される他方
の端子として作用するソースセンス側のインダクタンス
がゲート信号に大きな影響を与えるため,そのインダク
タンスを極力小さくする必要がある。また,ゲート信号
源への悪影響をできる限り小さくするためにソース電流
の流れるソース部のインダクタンスも極力小さくする
か,あるいはゲート信号源へ悪影響を与えない構造にす
る必要がある。しかし,電力用MOSFET内部の動作
バランスを得るため,複数のソース小電極を半導体素子
に備えると共にこれらをソース用電極パッドに接続する
複数のボンディングワイヤのインダクタンス値を実質的
に等しくしなければならないという制約もあり,これら
条件を満足することは非常に難しかった。
【0004】図5により従来の電力用MOSFETの一
例を説明すると,放熱板として働く比較的厚い金属板
(図示せず)に固着された電気絶縁板1の一方の主面
に,第1の電極パッド2であるドレイン用電極パッド,
第2の電極パッド3であるソース用電極パッド,及び第
3の電極パッド4であるコの字状のゲート用電極パッド
が固着されている。半導体素子5であるMOSFETチ
ップはその下面にドレイン電極(図示せず)を,またそ
の上面に複数のソース小電極5Aと5B及びゲート小電
極5Cと5Dを備えている。ドレイン用電極はドレイン
用電極パッド2にハンダ付けされ,ソース小電極5Aと
5Bはボンディングワイヤ6Aと6Bによりソース用電
極パッド3に,またゲート小電極5Cと5Dはボンディ
ングワイヤ6Cと6Dによりゲート用電極パッド4に接
続される。第1,第2,第3の電極パッド2,3,4そ
れぞれには第1の導電端子2A,第2の導電端子3A,
第3の導電端子4Aがハンダ付けされる。なお,3’A
はソース用電極パッド3にハンダ付けされる第4の導電
端子であり,この端子は第3の導電端子4Aと対になっ
てゲート電流を流すソースセンス端子として作用する。
例を説明すると,放熱板として働く比較的厚い金属板
(図示せず)に固着された電気絶縁板1の一方の主面
に,第1の電極パッド2であるドレイン用電極パッド,
第2の電極パッド3であるソース用電極パッド,及び第
3の電極パッド4であるコの字状のゲート用電極パッド
が固着されている。半導体素子5であるMOSFETチ
ップはその下面にドレイン電極(図示せず)を,またそ
の上面に複数のソース小電極5Aと5B及びゲート小電
極5Cと5Dを備えている。ドレイン用電極はドレイン
用電極パッド2にハンダ付けされ,ソース小電極5Aと
5Bはボンディングワイヤ6Aと6Bによりソース用電
極パッド3に,またゲート小電極5Cと5Dはボンディ
ングワイヤ6Cと6Dによりゲート用電極パッド4に接
続される。第1,第2,第3の電極パッド2,3,4そ
れぞれには第1の導電端子2A,第2の導電端子3A,
第3の導電端子4Aがハンダ付けされる。なお,3’A
はソース用電極パッド3にハンダ付けされる第4の導電
端子であり,この端子は第3の導電端子4Aと対になっ
てゲート電流を流すソースセンス端子として作用する。
【0005】このような構造の電力用MOSFETで
は,ソース端子である第2の導電端子3Aとソースセン
ス端子である第4の導電端子3’Aの双方を第2の電極
パッド3から取っており,かつソース小電極5Aと5B
をソース用電極パッド3に接続するボンディングワイヤ
6Aと6Bに主電流(ソース電流)とゲート信号電流の
双方が流れる構造になっているいため,ボンディングワ
イヤ6Aと6Bなどによるインダクタンスが比較的大き
く,またゲート信号が主電流の悪影響を受ける。
は,ソース端子である第2の導電端子3Aとソースセン
ス端子である第4の導電端子3’Aの双方を第2の電極
パッド3から取っており,かつソース小電極5Aと5B
をソース用電極パッド3に接続するボンディングワイヤ
6Aと6Bに主電流(ソース電流)とゲート信号電流の
双方が流れる構造になっているいため,ボンディングワ
イヤ6Aと6Bなどによるインダクタンスが比較的大き
く,またゲート信号が主電流の悪影響を受ける。
【0006】この点について図5(B)を用いて説明す
ると,参照記号Dは端子2Aに相当するドレイン用引出
し端子を示し,Sは端子3Aに相当するソース用引出し
端子,Gは端子4Aに相当するゲート用引出し端子,S
Sは端子3’Aに相当するソースセンス用引出し端子を
示す。また,LD はドレイン側配線のインダクタンス,
LS はソース側配線のインダクタンス,LG はゲート側
配線のインダクタンスをそれぞれ示す。インダクタンス
LD は,半導体素子5のドレイン電極が第1の電極パッ
ド2に直接接続されているので,実質的にゼロである
が,インダクタンスLS およびインダクタンスLG はそ
れぞれのボンディングワイヤのインダクタンスにより比
較的大きくなる。
ると,参照記号Dは端子2Aに相当するドレイン用引出
し端子を示し,Sは端子3Aに相当するソース用引出し
端子,Gは端子4Aに相当するゲート用引出し端子,S
Sは端子3’Aに相当するソースセンス用引出し端子を
示す。また,LD はドレイン側配線のインダクタンス,
LS はソース側配線のインダクタンス,LG はゲート側
配線のインダクタンスをそれぞれ示す。インダクタンス
LD は,半導体素子5のドレイン電極が第1の電極パッ
ド2に直接接続されているので,実質的にゼロである
が,インダクタンスLS およびインダクタンスLG はそ
れぞれのボンディングワイヤのインダクタンスにより比
較的大きくなる。
【0007】MOSFETのスイッチング動作中におい
ては,MOSFETのターンオン,ターンオフ時に主電
流が急激に変化するため,インダクタンスLS に主電流
の時間変化率Δi×LS に等しい電圧Δvが発生し,M
OSFETのゲートとソースに印加される正味の電圧
は,端子Gと端子SS間に印加されるゲートドライブ電
圧vからΔvを差し引いた電圧となってしまう。この現
象はスイッチング動作速度が高くなるに従い,つまりM
OSFETのスイッチング時における主電流の変化が急
峻であればある程,顕著になる。また,この構成ではゲ
ート信号路のインダクタンスが比較的大きいために,そ
のインダクタンスの影響でゲート信号波形の立上がり,
立下がりがなまってしまい,このことがさらに一層高周
波動作を阻害している。
ては,MOSFETのターンオン,ターンオフ時に主電
流が急激に変化するため,インダクタンスLS に主電流
の時間変化率Δi×LS に等しい電圧Δvが発生し,M
OSFETのゲートとソースに印加される正味の電圧
は,端子Gと端子SS間に印加されるゲートドライブ電
圧vからΔvを差し引いた電圧となってしまう。この現
象はスイッチング動作速度が高くなるに従い,つまりM
OSFETのスイッチング時における主電流の変化が急
峻であればある程,顕著になる。また,この構成ではゲ
ート信号路のインダクタンスが比較的大きいために,そ
のインダクタンスの影響でゲート信号波形の立上がり,
立下がりがなまってしまい,このことがさらに一層高周
波動作を阻害している。
【0008】このような問題点のうち前者の欠点を解決
する構造として,図6(A)に示すようなMOSFET
が考えられる。この図において図5に示した記号と同一
の記号は図5の部材に相当するものとする。このMOS
FETでは,第2の電極パッド3であるソース用電極パ
ッドと第3の電極パッド4であるコの字状のゲート用電
極パッドとの間の電気絶縁板1の主面に第4の電極パッ
ド3’であるコの字状のソースセンス用電極パッドを別
途備え,2列に配列されたソース小電極5A,5Bとソ
ースセンス用電極パッド3’との間を,ソース用のボン
ディングワイヤ6A,6Bとは別のボンディングワイヤ
6E,6Fでそれぞれ接続している。したがって,この
構造ではボンディングワイヤ6A,6Bを主電流が流
れ,ボンディングワイヤ6E,6Fをゲート信号電流の
みが流れるので,ゲート信号は主電流の影響を受けな
い。
する構造として,図6(A)に示すようなMOSFET
が考えられる。この図において図5に示した記号と同一
の記号は図5の部材に相当するものとする。このMOS
FETでは,第2の電極パッド3であるソース用電極パ
ッドと第3の電極パッド4であるコの字状のゲート用電
極パッドとの間の電気絶縁板1の主面に第4の電極パッ
ド3’であるコの字状のソースセンス用電極パッドを別
途備え,2列に配列されたソース小電極5A,5Bとソ
ースセンス用電極パッド3’との間を,ソース用のボン
ディングワイヤ6A,6Bとは別のボンディングワイヤ
6E,6Fでそれぞれ接続している。したがって,この
構造ではボンディングワイヤ6A,6Bを主電流が流
れ,ボンディングワイヤ6E,6Fをゲート信号電流の
みが流れるので,ゲート信号は主電流の影響を受けな
い。
【0009】
【発明が解決しようとする課題】しかしこの構造をもつ
電力用半導体装置では,ボンディングワイヤの本数が増
えるため信頼性が低下しかつ工数も増えること,半導体
素子の面積が必然的に大きくなること,ゲート信号路の
ボンディングワイヤが図5のもの以上に長くなるために
インダクタンスがさらに大きくなり,ゲート信号波形を
なまらせるために高周波駆動を困難にすることなど,高
周波動作をさせる上でいろいろな欠点がある。
電力用半導体装置では,ボンディングワイヤの本数が増
えるため信頼性が低下しかつ工数も増えること,半導体
素子の面積が必然的に大きくなること,ゲート信号路の
ボンディングワイヤが図5のもの以上に長くなるために
インダクタンスがさらに大きくなり,ゲート信号波形を
なまらせるために高周波駆動を困難にすることなど,高
周波動作をさせる上でいろいろな欠点がある。
【0010】本発明はこのような従来の問題点を解決
し,半導体素子に形成される各種電極とこれら電極に接
続されるべき電極パッドとの間をボンディングワイヤレ
スで接続することにより、インダクタンスおよび抵抗を
小さくして高周波動作に適した電力用半導体装置を提供
することを目的としている。
し,半導体素子に形成される各種電極とこれら電極に接
続されるべき電極パッドとの間をボンディングワイヤレ
スで接続することにより、インダクタンスおよび抵抗を
小さくして高周波動作に適した電力用半導体装置を提供
することを目的としている。
【0011】
【問題を解決するための手段】前述のような問題を解決
するため,第1の発明では、半導体素子の一つ以上の電
極と、可撓性電気絶縁シートに形成された所定の導電パ
ターンからなる電極パッドとをろう付けすると共に、こ
の電極パッドを引出し端子にろう付けすることにより、
前記半導体素子の一つ以上の電極と前記引出し端子との
間をボンディングワイヤレスで接続したことを特徴とす
る電力用半導体装置を提供するものである。
するため,第1の発明では、半導体素子の一つ以上の電
極と、可撓性電気絶縁シートに形成された所定の導電パ
ターンからなる電極パッドとをろう付けすると共に、こ
の電極パッドを引出し端子にろう付けすることにより、
前記半導体素子の一つ以上の電極と前記引出し端子との
間をボンディングワイヤレスで接続したことを特徴とす
る電力用半導体装置を提供するものである。
【0012】前述のような問題を解決するため,第2の
発明では、半導体素子の一方の面に形成された第1の主
電極が第1の電極パッドにろう付けされ、前記半導体素
子の他方の面に形成された第2の主電極、及び制御電極
は可撓性電気絶縁シートの一方の面に形成された所定の
導電パターンからなる第2の電極パッド、及び制御電極
パッドにそれぞれろう付けされ、これら第2の電極パッ
ド、及び制御電極パッドはそれぞれ対応する引出し端子
にろう付けされたことを特徴とする電力用半導体装置を
提供するものである。
発明では、半導体素子の一方の面に形成された第1の主
電極が第1の電極パッドにろう付けされ、前記半導体素
子の他方の面に形成された第2の主電極、及び制御電極
は可撓性電気絶縁シートの一方の面に形成された所定の
導電パターンからなる第2の電極パッド、及び制御電極
パッドにそれぞれろう付けされ、これら第2の電極パッ
ド、及び制御電極パッドはそれぞれ対応する引出し端子
にろう付けされたことを特徴とする電力用半導体装置を
提供するものである。
【0013】前述のような問題を解決するため,第3の
発明では、FET素子を備えた電力用半導体装置におい
て、FET素子の一方の面に形成されたドレイン電極が
ドレイン電極パッドにろう付けされ、前記FET素子の
他方の面に形成されたソース電極、及びゲート電極が可
撓性電気絶縁シートの一方の面に形成された所定の導電
パターンからなるソース電極パッド、及びゲート電極パ
ッドにそれぞれろう付けされ、前記可撓性電気絶縁シー
トの他方の面に前記ソース電極パッド及びゲート電極パ
ッドを含む面域に対応するよう形成されたソースセンス
電極パッドは前記可撓性電気絶縁シートに形成された導
電通路を通して前記ソース電極パッドに接続され、これ
らソース電極パッド、ゲート電極パッド及びソースセン
ス電極パッドはそれぞれ対応するソース用引出し端子、
ゲート用引出し端子、及びソースセンス用引出し端子に
ろう付けされたことを特徴とする電力用半導体装置を提
供するものである。
発明では、FET素子を備えた電力用半導体装置におい
て、FET素子の一方の面に形成されたドレイン電極が
ドレイン電極パッドにろう付けされ、前記FET素子の
他方の面に形成されたソース電極、及びゲート電極が可
撓性電気絶縁シートの一方の面に形成された所定の導電
パターンからなるソース電極パッド、及びゲート電極パ
ッドにそれぞれろう付けされ、前記可撓性電気絶縁シー
トの他方の面に前記ソース電極パッド及びゲート電極パ
ッドを含む面域に対応するよう形成されたソースセンス
電極パッドは前記可撓性電気絶縁シートに形成された導
電通路を通して前記ソース電極パッドに接続され、これ
らソース電極パッド、ゲート電極パッド及びソースセン
ス電極パッドはそれぞれ対応するソース用引出し端子、
ゲート用引出し端子、及びソースセンス用引出し端子に
ろう付けされたことを特徴とする電力用半導体装置を提
供するものである。
【0014】前述のような問題を解決するため,第4の
発明では、前記半導体素子は前記各種引出し端子を固定
してなる枠部材に囲まれ、この枠部材は位置決め用ポス
トを備え、前記可撓性電気絶縁シートに備えられた位置
決め孔を前記枠部材の位置決め用ポストに装着したこと
を特徴とする請求項1ないし請求項3のいずれかに記載
の電力用半導体装置を提供するものである。
発明では、前記半導体素子は前記各種引出し端子を固定
してなる枠部材に囲まれ、この枠部材は位置決め用ポス
トを備え、前記可撓性電気絶縁シートに備えられた位置
決め孔を前記枠部材の位置決め用ポストに装着したこと
を特徴とする請求項1ないし請求項3のいずれかに記載
の電力用半導体装置を提供するものである。
【0015】前述のような問題を解決するため,第5の
発明では、前記半導体素子を駆動するための駆動用IC
が前記半導体素子と離れて少なくとも備えられ、前記可
撓性電気絶縁シートは、前記駆動用ICのための窓と、
電極パッドとを備え、前記窓を通して前記駆動用ICと
前記電極パッドとがワイヤボンディングされることを特
徴とする請求項1ないし請求項4のいずれかに記載の電
力用半導体装置を提供するものである。
発明では、前記半導体素子を駆動するための駆動用IC
が前記半導体素子と離れて少なくとも備えられ、前記可
撓性電気絶縁シートは、前記駆動用ICのための窓と、
電極パッドとを備え、前記窓を通して前記駆動用ICと
前記電極パッドとがワイヤボンディングされることを特
徴とする請求項1ないし請求項4のいずれかに記載の電
力用半導体装置を提供するものである。
【0016】前述のような問題を解決するため,第6の
発明では、前記可撓性電気絶縁シートは、前記半導体素
子と一緒に組み込まれる1個以上の電子部品のための窓
と、該電子部品のリードにワイヤボンデンディングされ
る電極パッドと、該電極パッドから延びる所定の導電パ
ターンを備えたことを特徴とする請求項1ないし請求項
5のいずれかに記載の電力半導体装置を提供するもので
ある。
発明では、前記可撓性電気絶縁シートは、前記半導体素
子と一緒に組み込まれる1個以上の電子部品のための窓
と、該電子部品のリードにワイヤボンデンディングされ
る電極パッドと、該電極パッドから延びる所定の導電パ
ターンを備えたことを特徴とする請求項1ないし請求項
5のいずれかに記載の電力半導体装置を提供するもので
ある。
【0017】前述のような問題を解決するため,第7の
発明では、前記可撓性電気絶縁シートは、前記半導体素
子と一緒に組み込まれる1個以上の電子部品を搭載する
ための電極パッドと、前記電子部品を接続するための所
定の導電パターンを備えたことを特徴とする請求項1な
いし請求項5のいずれかに記載の電力用半導体装置を提
供するものである。
発明では、前記可撓性電気絶縁シートは、前記半導体素
子と一緒に組み込まれる1個以上の電子部品を搭載する
ための電極パッドと、前記電子部品を接続するための所
定の導電パターンを備えたことを特徴とする請求項1な
いし請求項5のいずれかに記載の電力用半導体装置を提
供するものである。
【0018】前述のような問題を解決するため,第8の
発明では、金属板に直接又は間接的にろう付けされた半
導体素子の一つ以上の電極と、可撓性電気絶縁シートに
形成された所定の導電パターンからなる電極パッドとを
ろう付けすると共に、前記半導体素子を駆動するための
駆動用IC及び該駆動用ICに制御信号を与える制御用
ICが前記半導体素子と離れて少なくとも備えられ、前
記可撓性電気絶縁シートは、前記駆動用ICが接続され
る箇所と前記制御用ICが接続される箇所との間で曲げ
られ、前記制御用ICが前記半導体素子よりも前記金属
板から離れた位置に配置されることを特徴とする電力用
半導体装置を提供するものである。
発明では、金属板に直接又は間接的にろう付けされた半
導体素子の一つ以上の電極と、可撓性電気絶縁シートに
形成された所定の導電パターンからなる電極パッドとを
ろう付けすると共に、前記半導体素子を駆動するための
駆動用IC及び該駆動用ICに制御信号を与える制御用
ICが前記半導体素子と離れて少なくとも備えられ、前
記可撓性電気絶縁シートは、前記駆動用ICが接続され
る箇所と前記制御用ICが接続される箇所との間で曲げ
られ、前記制御用ICが前記半導体素子よりも前記金属
板から離れた位置に配置されることを特徴とする電力用
半導体装置を提供するものである。
【0019】前述のような問題を解決するため,第9の
発明では、半導体素子の電極上の所定位置に100μm
以上の高さの金属バンプを形成し、該金属バンプの頂部
は少なくともハンダからなり、そして可撓性電気絶縁シ
ートに形成された導電性パターンは所定位置に孔を有
し、前記金属バンプが前記孔に合わせてはめ込まれてい
ることを特徴とする電力用半導体装置を提供するもので
ある。
発明では、半導体素子の電極上の所定位置に100μm
以上の高さの金属バンプを形成し、該金属バンプの頂部
は少なくともハンダからなり、そして可撓性電気絶縁シ
ートに形成された導電性パターンは所定位置に孔を有
し、前記金属バンプが前記孔に合わせてはめ込まれてい
ることを特徴とする電力用半導体装置を提供するもので
ある。
【0020】前述のような問題を解決するため,第10
の発明では、半導体素子の電極上の所定位置に100μ
m以上の高さの属バンプを形成し、該金属バンプの頂部
は少なくともハンダからなり、所定の導電パターンを有
する可撓性電気絶縁シートに前記導電性パターンに達す
る孔を形成し、前記金属バンプが前記孔に合わせてはめ
込まれていることを特徴とする電力用半導体装置を提供
するものである。
の発明では、半導体素子の電極上の所定位置に100μ
m以上の高さの属バンプを形成し、該金属バンプの頂部
は少なくともハンダからなり、所定の導電パターンを有
する可撓性電気絶縁シートに前記導電性パターンに達す
る孔を形成し、前記金属バンプが前記孔に合わせてはめ
込まれていることを特徴とする電力用半導体装置を提供
するものである。
【0021】前述のような問題を解決するため,第11
の発明では、可撓性電気絶縁シートがポリイミド樹脂か
らなることを特徴とする請求項1ないし請求項10のい
ずれかに記載の電力半導体装置を提供するものである。
の発明では、可撓性電気絶縁シートがポリイミド樹脂か
らなることを特徴とする請求項1ないし請求項10のい
ずれかに記載の電力半導体装置を提供するものである。
【0022】
【実施例】以下図面により本発明の実施例を説明する。
先ず図1により本発明の一実施例を説明すると,図5及
び図6で示した記号と同じ記号はそれら図の部材に相当
する部材を示すものとする。この実施例では放熱を良好
なものにするため、半導体素子5は熱電導の良好な銅板
などからなる金属板7に厚いハンダ層により直接ハンダ
付け、あるいはモリブデンなどからなる機械的応力緩衝
板(図示せず)を介してハンダ付けされる。MOSFE
Tの場合には,半導体素子5の一方の面に形成される第
1の主電極であるドレイン電極(図示せず)は金属板7
に結合され、半導体素子5の他方の面に形成される第2
の主電極であるソース電極5A,5Bは複数のバンプを
2列に配列したものからなり、また第2の主電極と同一
面に形成された制御電極であるゲート電極5C、5Dも
複数のバンプを2列に配列したものからなる。これらソ
ース電極5A,5Bの複数のバンプ及びゲート電極5
C、5Dの複数のバンプは通常のハンダ材料か、あるい
はアルミニウムなどの金属材料の上に低融点のハンダを
形成したものからなる。
先ず図1により本発明の一実施例を説明すると,図5及
び図6で示した記号と同じ記号はそれら図の部材に相当
する部材を示すものとする。この実施例では放熱を良好
なものにするため、半導体素子5は熱電導の良好な銅板
などからなる金属板7に厚いハンダ層により直接ハンダ
付け、あるいはモリブデンなどからなる機械的応力緩衝
板(図示せず)を介してハンダ付けされる。MOSFE
Tの場合には,半導体素子5の一方の面に形成される第
1の主電極であるドレイン電極(図示せず)は金属板7
に結合され、半導体素子5の他方の面に形成される第2
の主電極であるソース電極5A,5Bは複数のバンプを
2列に配列したものからなり、また第2の主電極と同一
面に形成された制御電極であるゲート電極5C、5Dも
複数のバンプを2列に配列したものからなる。これらソ
ース電極5A,5Bの複数のバンプ及びゲート電極5
C、5Dの複数のバンプは通常のハンダ材料か、あるい
はアルミニウムなどの金属材料の上に低融点のハンダを
形成したものからなる。
【0023】金属板7と組み合わされ固定される枠部材
8は、その内側から外側に延びる第2の主電流端子であ
るソース用引出し端子9、制御電流端子であるゲート用
引出し端子10とソースセンス用引出し端子9’を備え
る。これら引出し端子は通常の銅のような導電性の良好
な金属片からなる。また、枠部材8は内側方向へその内
壁に対し垂直に延びる支持片11とこの支持片11から
垂直に起立する位置決めポスト12をその4隅近傍に備
える。通常、枠部材8は合成樹脂などの電気絶縁材料か
らなり、一体成型により形成されるので、引出し端子
9、9’及び10を枠部材8に容易に固定できる。ま
た、引出し端子9、9’及び10を予め90度折り曲げ
て一体成型することにより、引出し端子9、9’及び1
0を枠部材8の対向する2辺の上面から上方へ起立させ
ることもできる。
8は、その内側から外側に延びる第2の主電流端子であ
るソース用引出し端子9、制御電流端子であるゲート用
引出し端子10とソースセンス用引出し端子9’を備え
る。これら引出し端子は通常の銅のような導電性の良好
な金属片からなる。また、枠部材8は内側方向へその内
壁に対し垂直に延びる支持片11とこの支持片11から
垂直に起立する位置決めポスト12をその4隅近傍に備
える。通常、枠部材8は合成樹脂などの電気絶縁材料か
らなり、一体成型により形成されるので、引出し端子
9、9’及び10を枠部材8に容易に固定できる。ま
た、引出し端子9、9’及び10を予め90度折り曲げ
て一体成型することにより、引出し端子9、9’及び1
0を枠部材8の対向する2辺の上面から上方へ起立させ
ることもできる。
【0024】次にこの発明の大きな特徴である電極パッ
ド手段について述べると、20〜200μm程度の範囲
の厚みをもつポリイミド樹脂製のシートからなる可撓性
電気絶縁シート13の一方の面(図面では下面)には、
鎖線で示すように半導体素子5のソース電極5A,5B
を形成する複数のバンプの位置する面域に対応する領域
を含む導電パターンのソース用電極パッド3と、半導体
素子5のゲート電極5C,5Dを形成する複数のバンプ
の位置する面域に対応する領域を含むコの字状の導電パ
ターンのゲート用電極パッド4とが形成されている。可
撓性電気絶縁シート13の他方の面(図面では上面)に
は、ソース用電極パッド3の矩形部分とゲート用電極パ
ッド4のコの字部分に相当する面域に対応する範囲に矩
形状のソースセンス用電極パッド3’が形成されてい
る。ソース用電極パッド3とソースセンス用電極パッド
3’は可撓性電気絶縁シート13に形成された複数の第
1のバイアホール群14で接続される。また、ソースセ
ンス用電極パッド3’は可撓性電気絶縁シート13に形
成された複数の第2のバイアホール群15により可撓性
電気絶縁シート13の下面に形成されたソースセンス用
接続パッド(図示せず)に接続される。
ド手段について述べると、20〜200μm程度の範囲
の厚みをもつポリイミド樹脂製のシートからなる可撓性
電気絶縁シート13の一方の面(図面では下面)には、
鎖線で示すように半導体素子5のソース電極5A,5B
を形成する複数のバンプの位置する面域に対応する領域
を含む導電パターンのソース用電極パッド3と、半導体
素子5のゲート電極5C,5Dを形成する複数のバンプ
の位置する面域に対応する領域を含むコの字状の導電パ
ターンのゲート用電極パッド4とが形成されている。可
撓性電気絶縁シート13の他方の面(図面では上面)に
は、ソース用電極パッド3の矩形部分とゲート用電極パ
ッド4のコの字部分に相当する面域に対応する範囲に矩
形状のソースセンス用電極パッド3’が形成されてい
る。ソース用電極パッド3とソースセンス用電極パッド
3’は可撓性電気絶縁シート13に形成された複数の第
1のバイアホール群14で接続される。また、ソースセ
ンス用電極パッド3’は可撓性電気絶縁シート13に形
成された複数の第2のバイアホール群15により可撓性
電気絶縁シート13の下面に形成されたソースセンス用
接続パッド(図示せず)に接続される。
【0025】これらパッドの形成方法の一例について簡
単に説明すると、予め第1、第2のバイアホール群に相
当するスルーホール群を有する可撓性電気絶縁シート1
3の一面側に所定の厚みの銅箔を張っておき、その銅箔
を選択的にエッチングしてソースセンス用電極パッド
3’を形成する。次に可撓性電気絶縁シート13の他面
側の所定面域に、蒸着、スパッタ、メッキなどの方法に
よりスルーホールを含めて金属膜を形成し、しかる後に
電気メッキを行って所定の膜厚にして、第1、第2のバ
イアホール14、15及びソース用電極パッド3、ゲー
ト用電極パッド4、ソースセンス用接続パッド(図示せ
ず)を形成する。このようにして形成されたこれら電極
パッドの膜厚は従来の電力用半導体装置のものと同程度
で良い。しかる後、可撓性電気絶縁シート13の後述す
る位置決め孔16,17、18,19のいずれか又は複
数を基準にして、ソース用電極パッド3及びゲート用電
極パッド4における所定位置、つまりハンダ工程の際に
半導体素子5のソース電極5A,5Bの複数のバンプ及
びゲート電極5C、5Dの複数のバンプに合致する位置
にそれぞれハンダパッド(図示せず)が予め形成され
る。これらハンダパッドは半導体素子5のソース電極5
A,5Bの各バンプ及びゲート電極5C、5Dの各バン
プと同程度の大きさか又は幾分大きい。このような工程
は大面積の可撓性電気絶縁シートについて複数の同一の
電極パッドパターンが形成され、最後に個々の大きさの
所定の電極パッドを有する可撓性電気絶縁シートに分離
される。
単に説明すると、予め第1、第2のバイアホール群に相
当するスルーホール群を有する可撓性電気絶縁シート1
3の一面側に所定の厚みの銅箔を張っておき、その銅箔
を選択的にエッチングしてソースセンス用電極パッド
3’を形成する。次に可撓性電気絶縁シート13の他面
側の所定面域に、蒸着、スパッタ、メッキなどの方法に
よりスルーホールを含めて金属膜を形成し、しかる後に
電気メッキを行って所定の膜厚にして、第1、第2のバ
イアホール14、15及びソース用電極パッド3、ゲー
ト用電極パッド4、ソースセンス用接続パッド(図示せ
ず)を形成する。このようにして形成されたこれら電極
パッドの膜厚は従来の電力用半導体装置のものと同程度
で良い。しかる後、可撓性電気絶縁シート13の後述す
る位置決め孔16,17、18,19のいずれか又は複
数を基準にして、ソース用電極パッド3及びゲート用電
極パッド4における所定位置、つまりハンダ工程の際に
半導体素子5のソース電極5A,5Bの複数のバンプ及
びゲート電極5C、5Dの複数のバンプに合致する位置
にそれぞれハンダパッド(図示せず)が予め形成され
る。これらハンダパッドは半導体素子5のソース電極5
A,5Bの各バンプ及びゲート電極5C、5Dの各バン
プと同程度の大きさか又は幾分大きい。このような工程
は大面積の可撓性電気絶縁シートについて複数の同一の
電極パッドパターンが形成され、最後に個々の大きさの
所定の電極パッドを有する可撓性電気絶縁シートに分離
される。
【0026】可撓性電気絶縁シート13の4隅近傍の位
置には位置決め孔16〜19が形成されている。金属板
7の所定位置に半導体素子5がハンダ付けされ、そして
枠部材8が金属板7に組み合わされ固定された状態で、
枠部材8の各位置決めポスト12に位置決め孔16〜1
9をそれぞれ合わせて可撓性電気絶縁シート13を装着
する。これにより可撓性電気絶縁シート13の位置決め
と一定位置への保持が行える。この状態では、ソース用
電極パッド3及びゲート用電極パッド4の幅広の部分は
それぞれ枠部材8から内側方向に延びるソース用引出し
端子9、ゲート用引出し端子10の上に載っており、こ
れらの間にはハンダが備えられている。また、ソースセ
ンス用電極パッド3’にバイアホール15を通して接続
されている前記ソースセンス用接続パッドもソースセン
ス用引出し端子9’の上に載っており、これらの間には
ハンダが備えられている。
置には位置決め孔16〜19が形成されている。金属板
7の所定位置に半導体素子5がハンダ付けされ、そして
枠部材8が金属板7に組み合わされ固定された状態で、
枠部材8の各位置決めポスト12に位置決め孔16〜1
9をそれぞれ合わせて可撓性電気絶縁シート13を装着
する。これにより可撓性電気絶縁シート13の位置決め
と一定位置への保持が行える。この状態では、ソース用
電極パッド3及びゲート用電極パッド4の幅広の部分は
それぞれ枠部材8から内側方向に延びるソース用引出し
端子9、ゲート用引出し端子10の上に載っており、こ
れらの間にはハンダが備えられている。また、ソースセ
ンス用電極パッド3’にバイアホール15を通して接続
されている前記ソースセンス用接続パッドもソースセン
ス用引出し端子9’の上に載っており、これらの間には
ハンダが備えられている。
【0027】しかる後、耐熱性弾性体を介して可撓性電
気絶縁シート13を半導体素子5に加圧した状態で、3
00〜350°Cの範囲に温度を上昇させ、半導体素子
5のソース電極5A,5Bの各バンプ及びゲート電極5
C、5Dの各バンプと、可撓性電気絶縁シート13のソ
ース用電極パッド3及びゲート用電極パッド4に形成さ
れた前記ハンダパッドとをハンダ付けする。この際、同
時にソース用電極パッド3とソース用引出し端子9、ゲ
ート用電極パッド4とゲート用引出し端子10、及びソ
ースセンス用電極パッド3’とソースセンス用引出し端
子9’とのハンダ付けが行われる。その後、枠部材8内
に半導体素子5を保護するためのシリコーンのようなゲ
ル状の表面保護材が注入され、最後にエポキシ樹脂が注
入される。
気絶縁シート13を半導体素子5に加圧した状態で、3
00〜350°Cの範囲に温度を上昇させ、半導体素子
5のソース電極5A,5Bの各バンプ及びゲート電極5
C、5Dの各バンプと、可撓性電気絶縁シート13のソ
ース用電極パッド3及びゲート用電極パッド4に形成さ
れた前記ハンダパッドとをハンダ付けする。この際、同
時にソース用電極パッド3とソース用引出し端子9、ゲ
ート用電極パッド4とゲート用引出し端子10、及びソ
ースセンス用電極パッド3’とソースセンス用引出し端
子9’とのハンダ付けが行われる。その後、枠部材8内
に半導体素子5を保護するためのシリコーンのようなゲ
ル状の表面保護材が注入され、最後にエポキシ樹脂が注
入される。
【0028】したがって,この実施例によればドレイン
電極は勿論のこと、各電極と引出し端子間の接続がボン
ディングワイヤレスで行われるので、半導体素子5のソ
ース電極5A,5Bの各バンプ及びゲート電極5C、5
Dはそれぞれ通常のボンディングワイヤに比べてはるか
に幅広のソース用電極パッド3、ゲート用電極パッド4
を通してソース用引出し端子9、ゲート用引出し端子1
0に接続され、かつ同様にソースセンス用電極パッド
3’も幅広で直接ソースセンス用引出し端子9’に接続
されているので主電流路、ゲート信号電流路のインダク
タンス及び抵抗を大幅に小さくすることができ,したが
って高周波動作に特に適する電力用MOSFETを提供
することができる。また、ボンディング工程が不要であ
るので、ボンディングワイヤに関連する問題は一切無く
なる。なお、通常のバイアホール14、15に代えてそ
れらに相当する面域に開口を可撓性電気絶縁シート13
に予め形成しておき、それら開口に溶融ハンダを流し込
むと共に、そのハンダがソースセンス用電極パッド3’
にかかるようにすることにより、接続面積を大きくして
抵抗をさらに小さくできる。
電極は勿論のこと、各電極と引出し端子間の接続がボン
ディングワイヤレスで行われるので、半導体素子5のソ
ース電極5A,5Bの各バンプ及びゲート電極5C、5
Dはそれぞれ通常のボンディングワイヤに比べてはるか
に幅広のソース用電極パッド3、ゲート用電極パッド4
を通してソース用引出し端子9、ゲート用引出し端子1
0に接続され、かつ同様にソースセンス用電極パッド
3’も幅広で直接ソースセンス用引出し端子9’に接続
されているので主電流路、ゲート信号電流路のインダク
タンス及び抵抗を大幅に小さくすることができ,したが
って高周波動作に特に適する電力用MOSFETを提供
することができる。また、ボンディング工程が不要であ
るので、ボンディングワイヤに関連する問題は一切無く
なる。なお、通常のバイアホール14、15に代えてそ
れらに相当する面域に開口を可撓性電気絶縁シート13
に予め形成しておき、それら開口に溶融ハンダを流し込
むと共に、そのハンダがソースセンス用電極パッド3’
にかかるようにすることにより、接続面積を大きくして
抵抗をさらに小さくできる。
【0029】次に図2により他の一実施例について説明
する。図1に示した記号と同一の記号は図1の部材に相
当する部材を示すものとする。この実施例は,図1に示
した電力用半導体装置を更に発展させたものであり,半
導体素子5を高周波で駆動するための駆動回路を構成す
る駆動用IC20及び外部からの検出信号の大きさによ
りパルス幅、又は周波数が変化する矩形状パルス制御信
号を出力する制御用IC21を備え、それらに接続され
る複数の制御用パッドを可撓性電気絶縁シート13に備
えたことを特徴としている。なお、ここで用いる制御用
IC21は数百kHz乃至数MHzの周波数の制御パル
ス信号を生じる。
する。図1に示した記号と同一の記号は図1の部材に相
当する部材を示すものとする。この実施例は,図1に示
した電力用半導体装置を更に発展させたものであり,半
導体素子5を高周波で駆動するための駆動回路を構成す
る駆動用IC20及び外部からの検出信号の大きさによ
りパルス幅、又は周波数が変化する矩形状パルス制御信
号を出力する制御用IC21を備え、それらに接続され
る複数の制御用パッドを可撓性電気絶縁シート13に備
えたことを特徴としている。なお、ここで用いる制御用
IC21は数百kHz乃至数MHzの周波数の制御パル
ス信号を生じる。
【0030】放熱板として働く比較的厚い金属板7に固
着されるセラミクス材料などからなる電気絶縁板1の上
側の主面には,第1の電極パッドであるドレイン用電極
パッド2が形成されると共に、後述するように駆動用I
C20及び制御用IC21を前記制御用パッドにワイヤ
ボンディングする際に可撓性電気絶縁シート13を支え
るためのスペーサ22が備えられている。枠部材8には
ソース用引出し端子9及びドレイン用引出し端子23の
他に、制御及び駆動用の正の電圧を与えるための制御用
電源端子24A,共通の接地端子24B及び電圧検出信
号、電流検出信号がそれぞれ外部から印加される検出信
号端子25A,25Bを備えている。
着されるセラミクス材料などからなる電気絶縁板1の上
側の主面には,第1の電極パッドであるドレイン用電極
パッド2が形成されると共に、後述するように駆動用I
C20及び制御用IC21を前記制御用パッドにワイヤ
ボンディングする際に可撓性電気絶縁シート13を支え
るためのスペーサ22が備えられている。枠部材8には
ソース用引出し端子9及びドレイン用引出し端子23の
他に、制御及び駆動用の正の電圧を与えるための制御用
電源端子24A,共通の接地端子24B及び電圧検出信
号、電流検出信号がそれぞれ外部から印加される検出信
号端子25A,25Bを備えている。
【0031】可撓性電気絶縁シート13には前記実施例
で述べたようなソース用電極パッド3、ゲート用電極パ
ッド4及びソースセンス用電極パッド3’などが形成さ
れている他に、駆動用IC20のための窓26、制御用
IC21搭載用の電極パッド27、窓26の近傍に形成
されてソースセンス用電極パッド3’とゲート用電極パ
ッド4にそれぞれ幅広の導体パターンで接続される駆動
出力用電極パッド3’A,4A、制御用IC21から制
御信号を受信する駆動入力用電極パッド3’B,4B,
駆動電源用電極パッド(図示せず)パッド、制御用IC
21用の電極パッド27の近傍に形成されて駆動入力用
電極パッド3’B,4Bに導体パターンで接続される制
御出力用電極パッド3’C,4C、制御電源用電極パッ
ド(図示せず)及び外部からそれぞれの検出信号を受け
る検出信号用パッド3’D,4Dなどを備えている。
で述べたようなソース用電極パッド3、ゲート用電極パ
ッド4及びソースセンス用電極パッド3’などが形成さ
れている他に、駆動用IC20のための窓26、制御用
IC21搭載用の電極パッド27、窓26の近傍に形成
されてソースセンス用電極パッド3’とゲート用電極パ
ッド4にそれぞれ幅広の導体パターンで接続される駆動
出力用電極パッド3’A,4A、制御用IC21から制
御信号を受信する駆動入力用電極パッド3’B,4B,
駆動電源用電極パッド(図示せず)パッド、制御用IC
21用の電極パッド27の近傍に形成されて駆動入力用
電極パッド3’B,4Bに導体パターンで接続される制
御出力用電極パッド3’C,4C、制御電源用電極パッ
ド(図示せず)及び外部からそれぞれの検出信号を受け
る検出信号用パッド3’D,4Dなどを備えている。
【0032】駆動用IC20は窓26を通して短いボン
デングワイヤ(図示せず)により可撓性電気絶縁シート
13の駆動出力用電極パッド3’A,4A、駆動電源用
電極パッド(図示せず)、駆動入力用電極パッド3’
B,4Bに接続される。スペーサ22はこのようなワイ
ヤボンディング時に、下側から可撓性電気絶縁シート1
3をほぼ水平レベルに支えるためのものである。制御用
IC21は可撓性電気絶縁シート13上の電極パッド2
7に搭載され、同様にボンデングワイヤ(図示せず)に
より可撓性電気絶縁シート13の制御出力用電極パッド
3’C,4C、検出信号用パッド3’D,4Dなどに接
続される。この実施例では、熱に弱い論理素子を含む制
御用ICが同一モジュール内に組み込まれているが、制
御用IC21は可撓性電気絶縁シート13及びスペサ2
2などにより金属板7及び半導体素子5から離れている
ため、半導体素子5からの発熱による熱的影響は比較的
小さいので、制御用IC21が破損したり誤動作を行う
ことはない。また、駆動用IC20は例えば、相補対で
あるnチャンネルFETとpチャンネルFETとを直列
接続接続したのを一対以上組み合わせた半導体装置であ
るので、熱に関しては半導体素子5と同等に取り扱え
る。なお、28は駆動用IC20と制御用IC21の共
通の接地端子の役割を果たす金属パッドである。
デングワイヤ(図示せず)により可撓性電気絶縁シート
13の駆動出力用電極パッド3’A,4A、駆動電源用
電極パッド(図示せず)、駆動入力用電極パッド3’
B,4Bに接続される。スペーサ22はこのようなワイ
ヤボンディング時に、下側から可撓性電気絶縁シート1
3をほぼ水平レベルに支えるためのものである。制御用
IC21は可撓性電気絶縁シート13上の電極パッド2
7に搭載され、同様にボンデングワイヤ(図示せず)に
より可撓性電気絶縁シート13の制御出力用電極パッド
3’C,4C、検出信号用パッド3’D,4Dなどに接
続される。この実施例では、熱に弱い論理素子を含む制
御用ICが同一モジュール内に組み込まれているが、制
御用IC21は可撓性電気絶縁シート13及びスペサ2
2などにより金属板7及び半導体素子5から離れている
ため、半導体素子5からの発熱による熱的影響は比較的
小さいので、制御用IC21が破損したり誤動作を行う
ことはない。また、駆動用IC20は例えば、相補対で
あるnチャンネルFETとpチャンネルFETとを直列
接続接続したのを一対以上組み合わせた半導体装置であ
るので、熱に関しては半導体素子5と同等に取り扱え
る。なお、28は駆動用IC20と制御用IC21の共
通の接地端子の役割を果たす金属パッドである。
【0033】しかし電流容量が100Aを越える電力用
半導体装置の場合、同一モジュール内では熱に弱い論理
素子を含む制御用ICが半導体素子5の発する熱の影響
を小さくするのが難しいので、従来の場合には制御用I
Cを外部に設置していたが、別の実施例では図3に示す
ように可撓性絶縁シート13の特徴を利用して同一モジ
ュール内でも制御用ICへの熱的影響をかなり小さなも
のにできる。この実施例では駆動用IC20と制御用I
C21間の可撓性電気絶縁シート13の距離を予め大き
くし、駆動用IC20と制御用IC21との間で可撓性
電気絶縁シート13をほぼ80〜90度曲げて立ち上が
らせ、所定寸法だけ立ち上がらせたら再び約80〜90
度曲げて金属板7とほぼ平行になるように予め成形した
ものを用いる。電極パッド27上に制御用IC21のチ
ップをハンダ付けし、ボンディングワイヤW1,W2な
どで可撓性電気絶縁シート13の電極パッドにボンディ
ングされる。最後に駆動用IC20及び制御用IC21
の表面保護被覆材を注入し、次にモールド樹脂を所定レ
ベルまで注入する(図示せず)。
半導体装置の場合、同一モジュール内では熱に弱い論理
素子を含む制御用ICが半導体素子5の発する熱の影響
を小さくするのが難しいので、従来の場合には制御用I
Cを外部に設置していたが、別の実施例では図3に示す
ように可撓性絶縁シート13の特徴を利用して同一モジ
ュール内でも制御用ICへの熱的影響をかなり小さなも
のにできる。この実施例では駆動用IC20と制御用I
C21間の可撓性電気絶縁シート13の距離を予め大き
くし、駆動用IC20と制御用IC21との間で可撓性
電気絶縁シート13をほぼ80〜90度曲げて立ち上が
らせ、所定寸法だけ立ち上がらせたら再び約80〜90
度曲げて金属板7とほぼ平行になるように予め成形した
ものを用いる。電極パッド27上に制御用IC21のチ
ップをハンダ付けし、ボンディングワイヤW1,W2な
どで可撓性電気絶縁シート13の電極パッドにボンディ
ングされる。最後に駆動用IC20及び制御用IC21
の表面保護被覆材を注入し、次にモールド樹脂を所定レ
ベルまで注入する(図示せず)。
【0034】なお、W3,W4は駆動用IC20を可撓
性電気絶縁シート13の窓26を通してその電極パッド
4又は3’、又は制御用ICに接続される電極パッドに
ボンディングするワイヤを示し、他のボンディングワイ
ヤは図示されていない。このように窓26を通して最短
距離でボンディングしているので、ボンディングワイヤ
W3,W4を最短にでき、したがってソースセンス用電
極パッド3’を含む駆動信号経路のインダクタンス及び
抵抗を最小にすることができる。以上の説明では、駆動
用IC20としてICチップを用いたが、最終製品であ
る駆動用ICを用いることもでき、この場合にはその端
子を可撓性電気絶縁シート13上の電極パッドに直接ハ
ンダ付けすることができ、半導体素子5と駆動用IC2
0の接続箇所との間において可撓性電気絶縁シート13
を立ち上がらせることもできる。また、制御用IC21
も最終製品、つまり市販の制御用ICを用いることもで
きる。この場合には、少なくとも制御用ICの一部分を
大気中に露出させることができ、さらに半導体素子5の
発熱による影響を小さくできる。さらに、この半導体装
置の軽量化を図るために、制御用IC21の位置する可
撓性電気絶縁シート13の下方の空間に発砲性スチロー
ルのような軽量で熱的絶縁性の高い小ブロック(図示せ
ず)を配置することにより、熱的な影響も小さくでき
る。
性電気絶縁シート13の窓26を通してその電極パッド
4又は3’、又は制御用ICに接続される電極パッドに
ボンディングするワイヤを示し、他のボンディングワイ
ヤは図示されていない。このように窓26を通して最短
距離でボンディングしているので、ボンディングワイヤ
W3,W4を最短にでき、したがってソースセンス用電
極パッド3’を含む駆動信号経路のインダクタンス及び
抵抗を最小にすることができる。以上の説明では、駆動
用IC20としてICチップを用いたが、最終製品であ
る駆動用ICを用いることもでき、この場合にはその端
子を可撓性電気絶縁シート13上の電極パッドに直接ハ
ンダ付けすることができ、半導体素子5と駆動用IC2
0の接続箇所との間において可撓性電気絶縁シート13
を立ち上がらせることもできる。また、制御用IC21
も最終製品、つまり市販の制御用ICを用いることもで
きる。この場合には、少なくとも制御用ICの一部分を
大気中に露出させることができ、さらに半導体素子5の
発熱による影響を小さくできる。さらに、この半導体装
置の軽量化を図るために、制御用IC21の位置する可
撓性電気絶縁シート13の下方の空間に発砲性スチロー
ルのような軽量で熱的絶縁性の高い小ブロック(図示せ
ず)を配置することにより、熱的な影響も小さくでき
る。
【0035】これら実施例においては、枠部材8に固定
されたソース用引出し端子9とドレイン用引出し端子2
3とはある狭い間隔をおいて同方向に延びているので、
インダクタンスを小さくすることができるため、高周波
動作にとって有利である。なお、各種の引出し端子の方
向は実施例では水平方向になっているが、必要に応じて
上方向、又は下方向など任意の方向に予め曲げられてい
てもよい。
されたソース用引出し端子9とドレイン用引出し端子2
3とはある狭い間隔をおいて同方向に延びているので、
インダクタンスを小さくすることができるため、高周波
動作にとって有利である。なお、各種の引出し端子の方
向は実施例では水平方向になっているが、必要に応じて
上方向、又は下方向など任意の方向に予め曲げられてい
てもよい。
【0036】以上の実施例では、半導体素子5のソース
電極とゲート電極に対する可撓性電気絶縁シート13上
の各電極パッドの位置合わせを、位置決め用ポスト12
と可撓性電気絶縁シート13に設けた孔13A〜13D
とで行っていたが、この場合には必ずしも精確に双方の
位置決めを行えるとも限らないので、次にこれらの位置
合わせを精確に行える実施例について図4により説明す
る。
電極とゲート電極に対する可撓性電気絶縁シート13上
の各電極パッドの位置合わせを、位置決め用ポスト12
と可撓性電気絶縁シート13に設けた孔13A〜13D
とで行っていたが、この場合には必ずしも精確に双方の
位置決めを行えるとも限らないので、次にこれらの位置
合わせを精確に行える実施例について図4により説明す
る。
【0037】可撓性電気絶縁シート13に設けた孔16
〜19はポスト12に対して比較的余裕のある径を有
し、この実施例のポスト12は可撓性電気絶縁シート1
3がずれたり、外れないよう係着させるためのものであ
る。図1又は図2に示すような半導体素子5のソース電
極5A,5Bの複数のバンプ、又はゲート電極5C、5
Dの複数のすべてのバンプ(5a,5bだけを示す)が
位置合わせのため100μm以上の高さを持つよう形成
され、図示していないが、電極金属とその上に形成され
たハンダ材料からなる。一方、可撓性電気絶縁シート1
3に形成されたソース用電極パッド3又はゲート用電極
パッド4にはすべてのバンプ(5a,5bなど)を受け
入れる孔群H1,H2が形成されている。これら孔群H
1,H2にすべてのバンプをそれぞれ嵌め込むことによ
り、半導体素子5のソース電極5A,5Bの複数のバン
プ、及びゲート電極5C、5Dの複数のバンプと可撓性
電気絶縁シート13に形成されたソース用電極パッド3
又はゲート用電極パッド4に形成されたハンダ層(図示
せず)とを精確に位置合わせできる。なお、位置合わせ
も利用されるバンプとそれを受け入れる孔の数は任意で
良い。
〜19はポスト12に対して比較的余裕のある径を有
し、この実施例のポスト12は可撓性電気絶縁シート1
3がずれたり、外れないよう係着させるためのものであ
る。図1又は図2に示すような半導体素子5のソース電
極5A,5Bの複数のバンプ、又はゲート電極5C、5
Dの複数のすべてのバンプ(5a,5bだけを示す)が
位置合わせのため100μm以上の高さを持つよう形成
され、図示していないが、電極金属とその上に形成され
たハンダ材料からなる。一方、可撓性電気絶縁シート1
3に形成されたソース用電極パッド3又はゲート用電極
パッド4にはすべてのバンプ(5a,5bなど)を受け
入れる孔群H1,H2が形成されている。これら孔群H
1,H2にすべてのバンプをそれぞれ嵌め込むことによ
り、半導体素子5のソース電極5A,5Bの複数のバン
プ、及びゲート電極5C、5Dの複数のバンプと可撓性
電気絶縁シート13に形成されたソース用電極パッド3
又はゲート用電極パッド4に形成されたハンダ層(図示
せず)とを精確に位置合わせできる。なお、位置合わせ
も利用されるバンプとそれを受け入れる孔の数は任意で
良い。
【0038】しかる後に加熱処理を行ってハンダ付けを
行う。このとき可撓性電気絶縁シート13には半導体素
子5方向に適度の加圧力を加えておく。ソース用電極パ
ッド3又はゲート用電極パッド4は、バンプ(5a,5
bなど)を受け入れる孔群H1,H2を形成する都合上
から100μm程度の厚みをもつ必要があるが、可撓性
電気絶縁シート13の可撓性をできるだけ失わないため
には、要求される電流容量を満足する限りこれら電極パ
ッドは薄い方が都合が良い。この場合にはバンプ5a,
5bなどを半導体素子5のソース電極(図示せず)に形
成し、バンプ5a,5bなどを受け入れる孔群H1,H
2をソース用電極パッド3及び可撓性電気絶縁シート1
3そのものに形成することにより、ソース用電極パッド
3を薄くすることができる。この際、バンプ5a,5b
などによりソース用電極パッド3とソースセンス用電極
パッド3’とが短絡されても、もともとこれらは図1及
び図2で説明したようにバイアホールで短絡されている
ので、この場合には可撓性電気絶縁シートがハンダレジ
ストになり、都合が良い。
行う。このとき可撓性電気絶縁シート13には半導体素
子5方向に適度の加圧力を加えておく。ソース用電極パ
ッド3又はゲート用電極パッド4は、バンプ(5a,5
bなど)を受け入れる孔群H1,H2を形成する都合上
から100μm程度の厚みをもつ必要があるが、可撓性
電気絶縁シート13の可撓性をできるだけ失わないため
には、要求される電流容量を満足する限りこれら電極パ
ッドは薄い方が都合が良い。この場合にはバンプ5a,
5bなどを半導体素子5のソース電極(図示せず)に形
成し、バンプ5a,5bなどを受け入れる孔群H1,H
2をソース用電極パッド3及び可撓性電気絶縁シート1
3そのものに形成することにより、ソース用電極パッド
3を薄くすることができる。この際、バンプ5a,5b
などによりソース用電極パッド3とソースセンス用電極
パッド3’とが短絡されても、もともとこれらは図1及
び図2で説明したようにバイアホールで短絡されている
ので、この場合には可撓性電気絶縁シートがハンダレジ
ストになり、都合が良い。
【0039】なお,以上の実施例では半導体素子をFE
Tとして述べたが,静電誘導型半導体装置及びIGBT
(絶縁ゲート型バイポーラトランジスタ)など比較的高
周波で動作し得る電力用半導体装置に本発明の技術を適
用することができ,前述と同様な効果が得られる。ま
た,上記実施例ではいずれも半導体素子単体、あるいは
駆動用IC,制御用ICを一緒に組み込んだの場合につ
いて述べたが,複数の半導体素子が電気絶縁板の上に搭
載されている場合、又はダイオードなどを一緒に組み込
んだ場合についても同様に実施可能である。
Tとして述べたが,静電誘導型半導体装置及びIGBT
(絶縁ゲート型バイポーラトランジスタ)など比較的高
周波で動作し得る電力用半導体装置に本発明の技術を適
用することができ,前述と同様な効果が得られる。ま
た,上記実施例ではいずれも半導体素子単体、あるいは
駆動用IC,制御用ICを一緒に組み込んだの場合につ
いて述べたが,複数の半導体素子が電気絶縁板の上に搭
載されている場合、又はダイオードなどを一緒に組み込
んだ場合についても同様に実施可能である。
【0040】
【発明の効果】以上述べたように,本発明によれば,主
電流路及び制御電流路のインダクタンス及び抵抗を低減
できるので,高周波応答の良好な電力用半導体装置を得
ることができる。さらに,各対の引出し用の導電端子の
インダクタンスも小さくでき,更に一層高周波応答を向
上できる。また,電力用の半導体素子モジュールに駆動
用ICは勿論のこと、制御用ICをも組み込むことが可
能であるので、単体で保護機能までも含む制御機能を備
えた電力用半導体モジュールを比較的容易に得ることが
できる。
電流路及び制御電流路のインダクタンス及び抵抗を低減
できるので,高周波応答の良好な電力用半導体装置を得
ることができる。さらに,各対の引出し用の導電端子の
インダクタンスも小さくでき,更に一層高周波応答を向
上できる。また,電力用の半導体素子モジュールに駆動
用ICは勿論のこと、制御用ICをも組み込むことが可
能であるので、単体で保護機能までも含む制御機能を備
えた電力用半導体モジュールを比較的容易に得ることが
できる。
【図1】本発明の電力用半導体装置の一実施例を説明す
るための図である。
るための図である。
【図2】本発明の電力用半導体装置の他の一実施例を説
明するための図である。
明するための図である。
【図3】本発明の電力用半導体装置の他の一実施例を説
明するための図である。
明するための図である。
【図4】本発明の電力用半導体装置の他の一実施例を説
明するための図である。
明するための図である。
【図5】従来の電力用半導体装置の一例を説明するため
の図である。
の図である。
【図6】従来の電力用半導体装置の別の一例を説明する
ための図である。
ための図である。
1・・・・電気絶縁板 2、3、3’、4、27・・・・電極パッド 5・・・・半導体素子 5a,5b・・・バンプ 7・・・・金属板 8・・・・枠部材 9、9’、10、23、24、25・・・・引出し用端
子 12・・・・位置決め用ポスト 13・・・・可撓性電気絶縁シート 14、15・・・・バイアホール群 16〜19・・・・位置決め用孔 20・・・・駆動用IC 21・・・・制御用IC 22・・・・スペーサ 26・・・・窓 W1〜W4・・・・ボンディングワイヤ
子 12・・・・位置決め用ポスト 13・・・・可撓性電気絶縁シート 14、15・・・・バイアホール群 16〜19・・・・位置決め用孔 20・・・・駆動用IC 21・・・・制御用IC 22・・・・スペーサ 26・・・・窓 W1〜W4・・・・ボンディングワイヤ
Claims (11)
- 【請求項1】 半導体素子の一つ以上の電極と、可撓性
電気絶縁シートに形成された所定の導電パターンからな
る電極パッドとをろう付けすると共に、該電極パッドを
引出し端子にろう付けすることにより、前記半導体素子
の一つ以上の電極と前記引出し端子との間をボンディン
グワイヤレスで接続したことを特徴とする電力用半導体
装置。 - 【請求項2】 半導体素子の一方の面に形成された第1
の主電極が第1の電極パッドにろう付けされ、前記半導
体素子の他方の面に形成された第2の主電極、及び制御
電極は可撓性電気絶縁シートの一方の面に形成された所
定の導電パターンからなる第2の電極パッド、及び制御
電極パッドにそれぞれろう付けされ、これら第2の電極
パッド、及び制御電極パッドはそれぞれ対応する引出し
端子にろう付けされたことを特徴とする電力用半導体装
置。 - 【請求項3】 FET素子を備えた電力用半導体装置に
おいて、FET素子の一方の面に形成されたドレイン電
極がドレイン電極パッドにろう付けされ、前記FET素
子の他方の面に形成されたソース電極、及びゲート電極
が可撓性電気絶縁シートの一方の面に形成された所定の
導電パターンからなるソース電極パッド、及びゲート電
極パッドにそれぞれろう付けされ、前記可撓性電気絶縁
シートの他方の面に前記ソース電極パッド及びゲート電
極パッドを含む面域に対応するよう形成されたソースセ
ンス電極パッドは前記可撓性電気絶縁シートに形成され
た導電通路を通して前記ソース電極パッドに接続され、
これらソース電極パッド、ゲート電極パッド及びソース
センス電極パッドはそれぞれ対応するソース用引出し端
子、ゲート用引出し端子、及びソースセンス用引出し端
子にろう付けされたことを特徴とする電力用半導体装
置。 - 【請求項4】 前記半導体素子は前記各種引出し端子を
固定してなる枠部材に囲まれ、該枠部材は位置決め用ポ
ストを備え、前記可撓性電気絶縁シートに備えられた位
置決め孔を前記枠部材の位置決め用ポストに装着したこ
とを特徴とする請求項1ないし請求項3のいずれかに記
載の電力用半導体装置。 - 【請求項5】 前記半導体素子を駆動するための駆動用
ICが前記半導体素子と離れて少なくとも備えられ、前
記可撓性電気絶縁シートは、前記駆動用ICのための窓
と、電極パッドとを備え、前記窓を通して前記駆動用I
Cと前記電極パッドとがワイヤボンディングされること
を特徴とする請求項1ないし請求項4のいずれかに記載
の電力用半導体装置。 - 【請求項6】 前記可撓性電気絶縁シートは、前記半導
体素子と一緒に組み込まれる1個以上の電子部品を搭載
するための電極パッドと、前記電子部品を接続するため
の所定の導電パターンを備えたことを特徴とする請求項
1ないし請求項5のいずれかに記載の電力用半導体装
置。 - 【請求項7】 前記可撓性電気絶縁シートに形成された
前記電極パッドの位置に対応する箇所にスペーサを備え
たことを特徴とする請求項1ないし請求項6のいずれか
に記載の電力用半導体装置。 - 【請求項8】 金属板に直接又は間接的にろう付けされ
た半導体素子の一つ以上の電極と、可撓性電気絶縁シー
トに形成された所定の導電パターンからなる電極パッド
とをろう付けすると共に、前記半導体素子を駆動するた
めの駆動用IC及び該駆動用ICに制御信号を与える制
御用ICが前記半導体素子と離れて少なくとも備えら
れ、前記可撓性電気絶縁シートは、前記駆動用ICが接
続される箇所と前記制御用ICが接続される箇所との間
で曲げられ、前記制御用ICが前記半導体素子よりも前
記金属板から離れた位置に配置されることを特徴とする
電力用半導体装置。 - 【請求項9】 半導体素子の電極上の所定位置に100
μm以上の高さの金属バンプを形成し、該金属バンプの
頂部は少なくともハンダからなり、そして可撓性電気絶
縁シートに形成された導電性パターンは所定位置に孔を
有し、前記金属バンプが前記孔に合わせてはめ込まれて
いることを特徴とする電力用半導体装置。 - 【請求項10】 半導体素子の電極上の所定位置に10
0μm以上の高さの金属バンプを形成し、該金属バンプ
の頂部は少なくともハンダからなり、所定の導電パター
ンを有する可撓性電気絶縁シートに前記導電性パターン
に達する孔を形成し、前記金属バンプが前記孔に合わせ
てはめ込まれていることを特徴とする電力用半導体装
置。 - 【請求項11】 可撓性電気絶縁シートがポリイミド樹
脂からなることを特徴とする請求項1ないし請求項10
のいずれかに記載の電力用半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25956394A JP3279842B2 (ja) | 1994-09-29 | 1994-09-29 | 電力用半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25956394A JP3279842B2 (ja) | 1994-09-29 | 1994-09-29 | 電力用半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0897255A true JPH0897255A (ja) | 1996-04-12 |
JP3279842B2 JP3279842B2 (ja) | 2002-04-30 |
Family
ID=17335869
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25956394A Expired - Fee Related JP3279842B2 (ja) | 1994-09-29 | 1994-09-29 | 電力用半導体装置 |
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Country | Link |
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JP (1) | JP3279842B2 (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007258711A (ja) * | 2006-03-22 | 2007-10-04 | Semikron Elektronik Gmbh & Co Kg | 結合装置を有するコンパクトなパワー半導体モジュール |
JP2009064852A (ja) * | 2007-09-05 | 2009-03-26 | Okutekku:Kk | 半導体装置及び半導体装置の製造方法 |
JP2009272413A (ja) * | 2008-05-06 | 2009-11-19 | Anden | 負荷駆動用半導体装置 |
US7872337B2 (en) | 2005-04-28 | 2011-01-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a flexible board for connection to a semiconductor chip mounted on an insulating substrate |
JP2013069809A (ja) * | 2011-09-21 | 2013-04-18 | Toyota Motor Corp | 半導体装置 |
JP2015230897A (ja) * | 2014-06-03 | 2015-12-21 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
JPWO2014192298A1 (ja) * | 2013-05-30 | 2017-02-23 | 富士電機株式会社 | 半導体装置 |
-
1994
- 1994-09-29 JP JP25956394A patent/JP3279842B2/ja not_active Expired - Fee Related
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JP2009272413A (ja) * | 2008-05-06 | 2009-11-19 | Anden | 負荷駆動用半導体装置 |
JP2013069809A (ja) * | 2011-09-21 | 2013-04-18 | Toyota Motor Corp | 半導体装置 |
JPWO2014192298A1 (ja) * | 2013-05-30 | 2017-02-23 | 富士電機株式会社 | 半導体装置 |
JP2015230897A (ja) * | 2014-06-03 | 2015-12-21 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
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