JPH0897255A - 電力用半導体装置 - Google Patents

電力用半導体装置

Info

Publication number
JPH0897255A
JPH0897255A JP25956394A JP25956394A JPH0897255A JP H0897255 A JPH0897255 A JP H0897255A JP 25956394 A JP25956394 A JP 25956394A JP 25956394 A JP25956394 A JP 25956394A JP H0897255 A JPH0897255 A JP H0897255A
Authority
JP
Japan
Prior art keywords
electrode pad
semiconductor device
source
insulating sheet
electrically insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP25956394A
Other languages
English (en)
Other versions
JP3279842B2 (ja
Inventor
Hideo Kobayashi
秀雄 小林
Takayuki Suzuki
隆之 鈴木
Shinichi Shinohara
信一 篠原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Origin Electric Co Ltd
Original Assignee
Origin Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Origin Electric Co Ltd filed Critical Origin Electric Co Ltd
Priority to JP25956394A priority Critical patent/JP3279842B2/ja
Publication of JPH0897255A publication Critical patent/JPH0897255A/ja
Application granted granted Critical
Publication of JP3279842B2 publication Critical patent/JP3279842B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49112—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting a common bonding area on the semiconductor or solid-state body to different bonding areas outside the body, e.g. diverging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4941—Connecting portions the connecting portions being stacked
    • H01L2224/49425—Wedge bonds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【目的】インダクタンスおよび抵抗が小さく，かつ制御
用ＩＣも一緒に組み込むことができる電力用半導体装置
を提供すること。 【構成】半導体素子の一つ以上の電極と、可撓性電気絶
縁シートに形成された所定の導電パターンからなる電極
パッドとをろう付けすると共に、該電極パッドを外部引
出し端子にろう付けすることにより、前記半導体素子の
一つ以上の電極と前記外部引出し端子との間をボンディ
ングワイヤレスで接続したことを特徴とする電力用半導
体装置である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は，放熱用金属板、又はセ
ラミック基板のような電気絶縁板に固着された電極パッ
ドに搭載された半導体素子を備えた電力用半導体装置，
特に電力用ＭＯＳＦＥＴのような高速スイッチング半導
体モジュールに適した電力用半導体装置に関する。
【０００２】
【従来の技術】現在のところ，数十Ａ乃至１００Ａ以上
の電流をスイッチングする電力用半導体装置としては動
作周波数があまり高いものが見当たらない。このような
電力用半導体装置では半導体装置全体のもつインダクタ
ンスは動作上あまり問題にされない。しかし１ＭＨz 乃
至数ＭＨz 以上の周波数で電力用半導体装置，例えば電
力用ＭＯＳＦＥＴを動作させる場合には，ゲート部及び
ソース部の各ボンデイングワイヤ自体がもつインダクタ
ンスさえも確実に障害になってくる。
【０００３】特にソース部のインダクタンス，その中で
もゲート端子と対になってゲート信号が印加される他方
の端子として作用するソースセンス側のインダクタンス
がゲート信号に大きな影響を与えるため，そのインダク
タンスを極力小さくする必要がある。また，ゲート信号
源への悪影響をできる限り小さくするためにソース電流
の流れるソース部のインダクタンスも極力小さくする
か，あるいはゲート信号源へ悪影響を与えない構造にす
る必要がある。しかし，電力用ＭＯＳＦＥＴ内部の動作
バランスを得るため，複数のソース小電極を半導体素子
に備えると共にこれらをソース用電極パッドに接続する
複数のボンディングワイヤのインダクタンス値を実質的
に等しくしなければならないという制約もあり，これら
条件を満足することは非常に難しかった。
【０００４】図５により従来の電力用ＭＯＳＦＥＴの一
例を説明すると，放熱板として働く比較的厚い金属板
（図示せず）に固着された電気絶縁板１の一方の主面
に，第１の電極パッド２であるドレイン用電極パッド，
第２の電極パッド３であるソース用電極パッド，及び第
３の電極パッド４であるコの字状のゲート用電極パッド
が固着されている。半導体素子５であるＭＯＳＦＥＴチ
ップはその下面にドレイン電極（図示せず）を，またそ
の上面に複数のソース小電極５Ａと５Ｂ及びゲート小電
極５Ｃと５Ｄを備えている。ドレイン用電極はドレイン
用電極パッド２にハンダ付けされ，ソース小電極５Ａと
５Ｂはボンディングワイヤ６Ａと６Ｂによりソース用電
極パッド３に，またゲート小電極５Ｃと５Ｄはボンディ
ングワイヤ６Ｃと６Ｄによりゲート用電極パッド４に接
続される。第１，第２，第３の電極パッド２，３，４そ
れぞれには第１の導電端子２Ａ，第２の導電端子３Ａ，
第３の導電端子４Ａがハンダ付けされる。なお，３’Ａ
はソース用電極パッド３にハンダ付けされる第４の導電
端子であり，この端子は第３の導電端子４Ａと対になっ
てゲート電流を流すソースセンス端子として作用する。
【０００５】このような構造の電力用ＭＯＳＦＥＴで
は，ソース端子である第２の導電端子３Ａとソースセン
ス端子である第４の導電端子３’Ａの双方を第２の電極
パッド３から取っており，かつソース小電極５Ａと５Ｂ
をソース用電極パッド３に接続するボンディングワイヤ
６Ａと６Ｂに主電流（ソース電流）とゲート信号電流の
双方が流れる構造になっているいため，ボンディングワ
イヤ６Ａと６Ｂなどによるインダクタンスが比較的大き
く，またゲート信号が主電流の悪影響を受ける。
【０００６】この点について図５（Ｂ）を用いて説明す
ると，参照記号Ｄは端子２Ａに相当するドレイン用引出
し端子を示し，Ｓは端子３Ａに相当するソース用引出し
端子，Ｇは端子４Ａに相当するゲート用引出し端子，Ｓ
Ｓは端子３’Ａに相当するソースセンス用引出し端子を
示す。また，ＬD はドレイン側配線のインダクタンス，
ＬS はソース側配線のインダクタンス，ＬG はゲート側
配線のインダクタンスをそれぞれ示す。インダクタンス
ＬD は，半導体素子５のドレイン電極が第１の電極パッ
ド２に直接接続されているので，実質的にゼロである
が，インダクタンスＬS およびインダクタンスＬG はそ
れぞれのボンディングワイヤのインダクタンスにより比
較的大きくなる。
【０００７】ＭＯＳＦＥＴのスイッチング動作中におい
ては，ＭＯＳＦＥＴのターンオン，ターンオフ時に主電
流が急激に変化するため，インダクタンスＬS に主電流
の時間変化率Δｉ×ＬS に等しい電圧Δｖが発生し，Ｍ
ＯＳＦＥＴのゲートとソースに印加される正味の電圧
は，端子Ｇと端子ＳＳ間に印加されるゲートドライブ電
圧ｖからΔｖを差し引いた電圧となってしまう。この現
象はスイッチング動作速度が高くなるに従い，つまりＭ
ＯＳＦＥＴのスイッチング時における主電流の変化が急
峻であればある程，顕著になる。また，この構成ではゲ
ート信号路のインダクタンスが比較的大きいために，そ
のインダクタンスの影響でゲート信号波形の立上がり，
立下がりがなまってしまい，このことがさらに一層高周
波動作を阻害している。
【０００８】このような問題点のうち前者の欠点を解決
する構造として，図６（Ａ）に示すようなＭＯＳＦＥＴ
が考えられる。この図において図５に示した記号と同一
の記号は図５の部材に相当するものとする。このＭＯＳ
ＦＥＴでは，第２の電極パッド３であるソース用電極パ
ッドと第３の電極パッド４であるコの字状のゲート用電
極パッドとの間の電気絶縁板１の主面に第４の電極パッ
ド３’であるコの字状のソースセンス用電極パッドを別
途備え，２列に配列されたソース小電極５Ａ，５Ｂとソ
ースセンス用電極パッド３’との間を，ソース用のボン
ディングワイヤ６Ａ，６Ｂとは別のボンディングワイヤ
６Ｅ，６Ｆでそれぞれ接続している。したがって，この
構造ではボンディングワイヤ６Ａ，６Ｂを主電流が流
れ，ボンディングワイヤ６Ｅ，６Ｆをゲート信号電流の
みが流れるので，ゲート信号は主電流の影響を受けな
い。
【０００９】
【発明が解決しようとする課題】しかしこの構造をもつ
電力用半導体装置では，ボンディングワイヤの本数が増
えるため信頼性が低下しかつ工数も増えること，半導体
素子の面積が必然的に大きくなること，ゲート信号路の
ボンディングワイヤが図５のもの以上に長くなるために
インダクタンスがさらに大きくなり，ゲート信号波形を
なまらせるために高周波駆動を困難にすることなど，高
周波動作をさせる上でいろいろな欠点がある。
【００１０】本発明はこのような従来の問題点を解決
し，半導体素子に形成される各種電極とこれら電極に接
続されるべき電極パッドとの間をボンディングワイヤレ
スで接続することにより、インダクタンスおよび抵抗を
小さくして高周波動作に適した電力用半導体装置を提供
することを目的としている。
【００１１】
【問題を解決するための手段】前述のような問題を解決
するため，第１の発明では、半導体素子の一つ以上の電
極と、可撓性電気絶縁シートに形成された所定の導電パ
ターンからなる電極パッドとをろう付けすると共に、こ
の電極パッドを引出し端子にろう付けすることにより、
前記半導体素子の一つ以上の電極と前記引出し端子との
間をボンディングワイヤレスで接続したことを特徴とす
る電力用半導体装置を提供するものである。
【００１２】前述のような問題を解決するため，第２の
発明では、半導体素子の一方の面に形成された第１の主
電極が第１の電極パッドにろう付けされ、前記半導体素
子の他方の面に形成された第２の主電極、及び制御電極
は可撓性電気絶縁シートの一方の面に形成された所定の
導電パターンからなる第２の電極パッド、及び制御電極
パッドにそれぞれろう付けされ、これら第２の電極パッ
ド、及び制御電極パッドはそれぞれ対応する引出し端子
にろう付けされたことを特徴とする電力用半導体装置を
提供するものである。
【００１３】前述のような問題を解決するため，第３の
発明では、ＦＥＴ素子を備えた電力用半導体装置におい
て、ＦＥＴ素子の一方の面に形成されたドレイン電極が
ドレイン電極パッドにろう付けされ、前記ＦＥＴ素子の
他方の面に形成されたソース電極、及びゲート電極が可
撓性電気絶縁シートの一方の面に形成された所定の導電
パターンからなるソース電極パッド、及びゲート電極パ
ッドにそれぞれろう付けされ、前記可撓性電気絶縁シー
トの他方の面に前記ソース電極パッド及びゲート電極パ
ッドを含む面域に対応するよう形成されたソースセンス
電極パッドは前記可撓性電気絶縁シートに形成された導
電通路を通して前記ソース電極パッドに接続され、これ
らソース電極パッド、ゲート電極パッド及びソースセン
ス電極パッドはそれぞれ対応するソース用引出し端子、
ゲート用引出し端子、及びソースセンス用引出し端子に
ろう付けされたことを特徴とする電力用半導体装置を提
供するものである。
【００１４】前述のような問題を解決するため，第４の
発明では、前記半導体素子は前記各種引出し端子を固定
してなる枠部材に囲まれ、この枠部材は位置決め用ポス
トを備え、前記可撓性電気絶縁シートに備えられた位置
決め孔を前記枠部材の位置決め用ポストに装着したこと
を特徴とする請求項１ないし請求項３のいずれかに記載
の電力用半導体装置を提供するものである。
【００１５】前述のような問題を解決するため，第５の
発明では、前記半導体素子を駆動するための駆動用ＩＣ
が前記半導体素子と離れて少なくとも備えられ、前記可
撓性電気絶縁シートは、前記駆動用ＩＣのための窓と、
電極パッドとを備え、前記窓を通して前記駆動用ＩＣと
前記電極パッドとがワイヤボンディングされることを特
徴とする請求項１ないし請求項４のいずれかに記載の電
力用半導体装置を提供するものである。
【００１６】前述のような問題を解決するため，第６の
発明では、前記可撓性電気絶縁シートは、前記半導体素
子と一緒に組み込まれる１個以上の電子部品のための窓
と、該電子部品のリードにワイヤボンデンディングされ
る電極パッドと、該電極パッドから延びる所定の導電パ
ターンを備えたことを特徴とする請求項１ないし請求項
５のいずれかに記載の電力半導体装置を提供するもので
ある。
【００１７】前述のような問題を解決するため，第７の
発明では、前記可撓性電気絶縁シートは、前記半導体素
子と一緒に組み込まれる１個以上の電子部品を搭載する
ための電極パッドと、前記電子部品を接続するための所
定の導電パターンを備えたことを特徴とする請求項１な
いし請求項５のいずれかに記載の電力用半導体装置を提
供するものである。
【００１８】前述のような問題を解決するため，第８の
発明では、金属板に直接又は間接的にろう付けされた半
導体素子の一つ以上の電極と、可撓性電気絶縁シートに
形成された所定の導電パターンからなる電極パッドとを
ろう付けすると共に、前記半導体素子を駆動するための
駆動用ＩＣ及び該駆動用ＩＣに制御信号を与える制御用
ＩＣが前記半導体素子と離れて少なくとも備えられ、前
記可撓性電気絶縁シートは、前記駆動用ＩＣが接続され
る箇所と前記制御用ＩＣが接続される箇所との間で曲げ
られ、前記制御用ＩＣが前記半導体素子よりも前記金属
板から離れた位置に配置されることを特徴とする電力用
半導体装置を提供するものである。
【００１９】前述のような問題を解決するため，第９の
発明では、半導体素子の電極上の所定位置に１００μｍ
以上の高さの金属バンプを形成し、該金属バンプの頂部
は少なくともハンダからなり、そして可撓性電気絶縁シ
ートに形成された導電性パターンは所定位置に孔を有
し、前記金属バンプが前記孔に合わせてはめ込まれてい
ることを特徴とする電力用半導体装置を提供するもので
ある。
【００２０】前述のような問題を解決するため，第１０
の発明では、半導体素子の電極上の所定位置に１００μ
ｍ以上の高さの属バンプを形成し、該金属バンプの頂部
は少なくともハンダからなり、所定の導電パターンを有
する可撓性電気絶縁シートに前記導電性パターンに達す
る孔を形成し、前記金属バンプが前記孔に合わせてはめ
込まれていることを特徴とする電力用半導体装置を提供
するものである。
【００２１】前述のような問題を解決するため，第１１
の発明では、可撓性電気絶縁シートがポリイミド樹脂か
らなることを特徴とする請求項１ないし請求項１０のい
ずれかに記載の電力半導体装置を提供するものである。
【００２２】
【実施例】以下図面により本発明の実施例を説明する。
先ず図１により本発明の一実施例を説明すると，図５及
び図６で示した記号と同じ記号はそれら図の部材に相当
する部材を示すものとする。この実施例では放熱を良好
なものにするため、半導体素子５は熱電導の良好な銅板
などからなる金属板７に厚いハンダ層により直接ハンダ
付け、あるいはモリブデンなどからなる機械的応力緩衝
板（図示せず）を介してハンダ付けされる。ＭＯＳＦＥ
Ｔの場合には，半導体素子５の一方の面に形成される第
１の主電極であるドレイン電極（図示せず）は金属板７
に結合され、半導体素子５の他方の面に形成される第２
の主電極であるソース電極５Ａ，５Ｂは複数のバンプを
２列に配列したものからなり、また第２の主電極と同一
面に形成された制御電極であるゲート電極５Ｃ、５Ｄも
複数のバンプを２列に配列したものからなる。これらソ
ース電極５Ａ，５Ｂの複数のバンプ及びゲート電極５
Ｃ、５Ｄの複数のバンプは通常のハンダ材料か、あるい
はアルミニウムなどの金属材料の上に低融点のハンダを
形成したものからなる。
【００２３】金属板７と組み合わされ固定される枠部材
８は、その内側から外側に延びる第２の主電流端子であ
るソース用引出し端子９、制御電流端子であるゲート用
引出し端子１０とソースセンス用引出し端子９’を備え
る。これら引出し端子は通常の銅のような導電性の良好
な金属片からなる。また、枠部材８は内側方向へその内
壁に対し垂直に延びる支持片１１とこの支持片１１から
垂直に起立する位置決めポスト１２をその４隅近傍に備
える。通常、枠部材８は合成樹脂などの電気絶縁材料か
らなり、一体成型により形成されるので、引出し端子
９、９’及び１０を枠部材８に容易に固定できる。ま
た、引出し端子９、９’及び１０を予め９０度折り曲げ
て一体成型することにより、引出し端子９、９’及び１
０を枠部材８の対向する２辺の上面から上方へ起立させ
ることもできる。
【００２４】次にこの発明の大きな特徴である電極パッ
ド手段について述べると、２０〜２００μｍ程度の範囲
の厚みをもつポリイミド樹脂製のシートからなる可撓性
電気絶縁シート１３の一方の面（図面では下面）には、
鎖線で示すように半導体素子５のソース電極５Ａ，５Ｂ
を形成する複数のバンプの位置する面域に対応する領域
を含む導電パターンのソース用電極パッド３と、半導体
素子５のゲート電極５Ｃ，５Ｄを形成する複数のバンプ
の位置する面域に対応する領域を含むコの字状の導電パ
ターンのゲート用電極パッド４とが形成されている。可
撓性電気絶縁シート１３の他方の面（図面では上面）に
は、ソース用電極パッド３の矩形部分とゲート用電極パ
ッド４のコの字部分に相当する面域に対応する範囲に矩
形状のソースセンス用電極パッド３’が形成されてい
る。ソース用電極パッド３とソースセンス用電極パッド
３’は可撓性電気絶縁シート１３に形成された複数の第
１のバイアホール群１４で接続される。また、ソースセ
ンス用電極パッド３’は可撓性電気絶縁シート１３に形
成された複数の第２のバイアホール群１５により可撓性
電気絶縁シート１３の下面に形成されたソースセンス用
接続パッド（図示せず）に接続される。
【００２５】これらパッドの形成方法の一例について簡
単に説明すると、予め第１、第２のバイアホール群に相
当するスルーホール群を有する可撓性電気絶縁シート１
３の一面側に所定の厚みの銅箔を張っておき、その銅箔
を選択的にエッチングしてソースセンス用電極パッド
３’を形成する。次に可撓性電気絶縁シート１３の他面
側の所定面域に、蒸着、スパッタ、メッキなどの方法に
よりスルーホールを含めて金属膜を形成し、しかる後に
電気メッキを行って所定の膜厚にして、第１、第２のバ
イアホール１４、１５及びソース用電極パッド３、ゲー
ト用電極パッド４、ソースセンス用接続パッド（図示せ
ず）を形成する。このようにして形成されたこれら電極
パッドの膜厚は従来の電力用半導体装置のものと同程度
で良い。しかる後、可撓性電気絶縁シート１３の後述す
る位置決め孔１６，１７、１８，１９のいずれか又は複
数を基準にして、ソース用電極パッド３及びゲート用電
極パッド４における所定位置、つまりハンダ工程の際に
半導体素子５のソース電極５Ａ，５Ｂの複数のバンプ及
びゲート電極５Ｃ、５Ｄの複数のバンプに合致する位置
にそれぞれハンダパッド（図示せず）が予め形成され
る。これらハンダパッドは半導体素子５のソース電極５
Ａ，５Ｂの各バンプ及びゲート電極５Ｃ、５Ｄの各バン
プと同程度の大きさか又は幾分大きい。このような工程
は大面積の可撓性電気絶縁シートについて複数の同一の
電極パッドパターンが形成され、最後に個々の大きさの
所定の電極パッドを有する可撓性電気絶縁シートに分離
される。
【００２６】可撓性電気絶縁シート１３の４隅近傍の位
置には位置決め孔１６〜１９が形成されている。金属板
７の所定位置に半導体素子５がハンダ付けされ、そして
枠部材８が金属板７に組み合わされ固定された状態で、
枠部材８の各位置決めポスト１２に位置決め孔１６〜１
９をそれぞれ合わせて可撓性電気絶縁シート１３を装着
する。これにより可撓性電気絶縁シート１３の位置決め
と一定位置への保持が行える。この状態では、ソース用
電極パッド３及びゲート用電極パッド４の幅広の部分は
それぞれ枠部材８から内側方向に延びるソース用引出し
端子９、ゲート用引出し端子１０の上に載っており、こ
れらの間にはハンダが備えられている。また、ソースセ
ンス用電極パッド３’にバイアホール１５を通して接続
されている前記ソースセンス用接続パッドもソースセン
ス用引出し端子９’の上に載っており、これらの間には
ハンダが備えられている。
【００２７】しかる後、耐熱性弾性体を介して可撓性電
気絶縁シート１３を半導体素子５に加圧した状態で、３
００〜３５０°Ｃの範囲に温度を上昇させ、半導体素子
５のソース電極５Ａ，５Ｂの各バンプ及びゲート電極５
Ｃ、５Ｄの各バンプと、可撓性電気絶縁シート１３のソ
ース用電極パッド３及びゲート用電極パッド４に形成さ
れた前記ハンダパッドとをハンダ付けする。この際、同
時にソース用電極パッド３とソース用引出し端子９、ゲ
ート用電極パッド４とゲート用引出し端子１０、及びソ
ースセンス用電極パッド３’とソースセンス用引出し端
子９’とのハンダ付けが行われる。その後、枠部材８内
に半導体素子５を保護するためのシリコーンのようなゲ
ル状の表面保護材が注入され、最後にエポキシ樹脂が注
入される。
【００２８】したがって，この実施例によればドレイン
電極は勿論のこと、各電極と引出し端子間の接続がボン
ディングワイヤレスで行われるので、半導体素子５のソ
ース電極５Ａ，５Ｂの各バンプ及びゲート電極５Ｃ、５
Ｄはそれぞれ通常のボンディングワイヤに比べてはるか
に幅広のソース用電極パッド３、ゲート用電極パッド４
を通してソース用引出し端子９、ゲート用引出し端子１
０に接続され、かつ同様にソースセンス用電極パッド
３’も幅広で直接ソースセンス用引出し端子９’に接続
されているので主電流路、ゲート信号電流路のインダク
タンス及び抵抗を大幅に小さくすることができ，したが
って高周波動作に特に適する電力用ＭＯＳＦＥＴを提供
することができる。また、ボンディング工程が不要であ
るので、ボンディングワイヤに関連する問題は一切無く
なる。なお、通常のバイアホール１４、１５に代えてそ
れらに相当する面域に開口を可撓性電気絶縁シート１３
に予め形成しておき、それら開口に溶融ハンダを流し込
むと共に、そのハンダがソースセンス用電極パッド３’
にかかるようにすることにより、接続面積を大きくして
抵抗をさらに小さくできる。
【００２９】次に図２により他の一実施例について説明
する。図１に示した記号と同一の記号は図１の部材に相
当する部材を示すものとする。この実施例は，図１に示
した電力用半導体装置を更に発展させたものであり，半
導体素子５を高周波で駆動するための駆動回路を構成す
る駆動用ＩＣ２０及び外部からの検出信号の大きさによ
りパルス幅、又は周波数が変化する矩形状パルス制御信
号を出力する制御用ＩＣ２１を備え、それらに接続され
る複数の制御用パッドを可撓性電気絶縁シート１３に備
えたことを特徴としている。なお、ここで用いる制御用
ＩＣ２１は数百ｋＨｚ乃至数ＭＨｚの周波数の制御パル
ス信号を生じる。
【００３０】放熱板として働く比較的厚い金属板７に固
着されるセラミクス材料などからなる電気絶縁板１の上
側の主面には，第１の電極パッドであるドレイン用電極
パッド２が形成されると共に、後述するように駆動用Ｉ
Ｃ２０及び制御用ＩＣ２１を前記制御用パッドにワイヤ
ボンディングする際に可撓性電気絶縁シート１３を支え
るためのスペーサ２２が備えられている。枠部材８には
ソース用引出し端子９及びドレイン用引出し端子２３の
他に、制御及び駆動用の正の電圧を与えるための制御用
電源端子２４Ａ，共通の接地端子２４Ｂ及び電圧検出信
号、電流検出信号がそれぞれ外部から印加される検出信
号端子２５Ａ，２５Ｂを備えている。
【００３１】可撓性電気絶縁シート１３には前記実施例
で述べたようなソース用電極パッド３、ゲート用電極パ
ッド４及びソースセンス用電極パッド３’などが形成さ
れている他に、駆動用ＩＣ２０のための窓２６、制御用
ＩＣ２１搭載用の電極パッド２７、窓２６の近傍に形成
されてソースセンス用電極パッド３’とゲート用電極パ
ッド４にそれぞれ幅広の導体パターンで接続される駆動
出力用電極パッド３’Ａ，４Ａ、制御用ＩＣ２１から制
御信号を受信する駆動入力用電極パッド３’Ｂ，４Ｂ，
駆動電源用電極パッド（図示せず）パッド、制御用ＩＣ
２１用の電極パッド２７の近傍に形成されて駆動入力用
電極パッド３’Ｂ，４Ｂに導体パターンで接続される制
御出力用電極パッド３’Ｃ，４Ｃ、制御電源用電極パッ
ド（図示せず）及び外部からそれぞれの検出信号を受け
る検出信号用パッド３’Ｄ，４Ｄなどを備えている。
【００３２】駆動用ＩＣ２０は窓２６を通して短いボン
デングワイヤ（図示せず）により可撓性電気絶縁シート
１３の駆動出力用電極パッド３’Ａ，４Ａ、駆動電源用
電極パッド（図示せず）、駆動入力用電極パッド３’
Ｂ，４Ｂに接続される。スペーサ２２はこのようなワイ
ヤボンディング時に、下側から可撓性電気絶縁シート１
３をほぼ水平レベルに支えるためのものである。制御用
ＩＣ２１は可撓性電気絶縁シート１３上の電極パッド２
７に搭載され、同様にボンデングワイヤ（図示せず）に
より可撓性電気絶縁シート１３の制御出力用電極パッド
３’Ｃ，４Ｃ、検出信号用パッド３’Ｄ，４Ｄなどに接
続される。この実施例では、熱に弱い論理素子を含む制
御用ＩＣが同一モジュール内に組み込まれているが、制
御用ＩＣ２１は可撓性電気絶縁シート１３及びスペサ２
２などにより金属板７及び半導体素子５から離れている
ため、半導体素子５からの発熱による熱的影響は比較的
小さいので、制御用ＩＣ２１が破損したり誤動作を行う
ことはない。また、駆動用ＩＣ２０は例えば、相補対で
あるｎチャンネルＦＥＴとｐチャンネルＦＥＴとを直列
接続接続したのを一対以上組み合わせた半導体装置であ
るので、熱に関しては半導体素子５と同等に取り扱え
る。なお、２８は駆動用ＩＣ２０と制御用ＩＣ２１の共
通の接地端子の役割を果たす金属パッドである。
【００３３】しかし電流容量が１００Ａを越える電力用
半導体装置の場合、同一モジュール内では熱に弱い論理
素子を含む制御用ＩＣが半導体素子５の発する熱の影響
を小さくするのが難しいので、従来の場合には制御用Ｉ
Ｃを外部に設置していたが、別の実施例では図３に示す
ように可撓性絶縁シート１３の特徴を利用して同一モジ
ュール内でも制御用ＩＣへの熱的影響をかなり小さなも
のにできる。この実施例では駆動用ＩＣ２０と制御用Ｉ
Ｃ２１間の可撓性電気絶縁シート１３の距離を予め大き
くし、駆動用ＩＣ２０と制御用ＩＣ２１との間で可撓性
電気絶縁シート１３をほぼ８０〜９０度曲げて立ち上が
らせ、所定寸法だけ立ち上がらせたら再び約８０〜９０
度曲げて金属板７とほぼ平行になるように予め成形した
ものを用いる。電極パッド２７上に制御用ＩＣ２１のチ
ップをハンダ付けし、ボンディングワイヤＷ１，Ｗ２な
どで可撓性電気絶縁シート１３の電極パッドにボンディ
ングされる。最後に駆動用ＩＣ２０及び制御用ＩＣ２１
の表面保護被覆材を注入し、次にモールド樹脂を所定レ
ベルまで注入する（図示せず）。
【００３４】なお、Ｗ３，Ｗ４は駆動用ＩＣ２０を可撓
性電気絶縁シート１３の窓２６を通してその電極パッド
４又は３’、又は制御用ＩＣに接続される電極パッドに
ボンディングするワイヤを示し、他のボンディングワイ
ヤは図示されていない。このように窓２６を通して最短
距離でボンディングしているので、ボンディングワイヤ
Ｗ３，Ｗ４を最短にでき、したがってソースセンス用電
極パッド３’を含む駆動信号経路のインダクタンス及び
抵抗を最小にすることができる。以上の説明では、駆動
用ＩＣ２０としてＩＣチップを用いたが、最終製品であ
る駆動用ＩＣを用いることもでき、この場合にはその端
子を可撓性電気絶縁シート１３上の電極パッドに直接ハ
ンダ付けすることができ、半導体素子５と駆動用ＩＣ２
０の接続箇所との間において可撓性電気絶縁シート１３
を立ち上がらせることもできる。また、制御用ＩＣ２１
も最終製品、つまり市販の制御用ＩＣを用いることもで
きる。この場合には、少なくとも制御用ＩＣの一部分を
大気中に露出させることができ、さらに半導体素子５の
発熱による影響を小さくできる。さらに、この半導体装
置の軽量化を図るために、制御用ＩＣ２１の位置する可
撓性電気絶縁シート１３の下方の空間に発砲性スチロー
ルのような軽量で熱的絶縁性の高い小ブロック（図示せ
ず）を配置することにより、熱的な影響も小さくでき
る。
【００３５】これら実施例においては、枠部材８に固定
されたソース用引出し端子９とドレイン用引出し端子２
３とはある狭い間隔をおいて同方向に延びているので、
インダクタンスを小さくすることができるため、高周波
動作にとって有利である。なお、各種の引出し端子の方
向は実施例では水平方向になっているが、必要に応じて
上方向、又は下方向など任意の方向に予め曲げられてい
てもよい。
【００３６】以上の実施例では、半導体素子５のソース
電極とゲート電極に対する可撓性電気絶縁シート１３上
の各電極パッドの位置合わせを、位置決め用ポスト１２
と可撓性電気絶縁シート１３に設けた孔１３Ａ〜１３Ｄ
とで行っていたが、この場合には必ずしも精確に双方の
位置決めを行えるとも限らないので、次にこれらの位置
合わせを精確に行える実施例について図４により説明す
る。
【００３７】可撓性電気絶縁シート１３に設けた孔１６
〜１９はポスト１２に対して比較的余裕のある径を有
し、この実施例のポスト１２は可撓性電気絶縁シート１
３がずれたり、外れないよう係着させるためのものであ
る。図１又は図２に示すような半導体素子５のソース電
極５Ａ，５Ｂの複数のバンプ、又はゲート電極５Ｃ、５
Ｄの複数のすべてのバンプ（５ａ，５ｂだけを示す）が
位置合わせのため１００μｍ以上の高さを持つよう形成
され、図示していないが、電極金属とその上に形成され
たハンダ材料からなる。一方、可撓性電気絶縁シート１
３に形成されたソース用電極パッド３又はゲート用電極
パッド４にはすべてのバンプ（５ａ，５ｂなど）を受け
入れる孔群Ｈ１，Ｈ２が形成されている。これら孔群Ｈ
１，Ｈ２にすべてのバンプをそれぞれ嵌め込むことによ
り、半導体素子５のソース電極５Ａ，５Ｂの複数のバン
プ、及びゲート電極５Ｃ、５Ｄの複数のバンプと可撓性
電気絶縁シート１３に形成されたソース用電極パッド３
又はゲート用電極パッド４に形成されたハンダ層（図示
せず）とを精確に位置合わせできる。なお、位置合わせ
も利用されるバンプとそれを受け入れる孔の数は任意で
良い。
【００３８】しかる後に加熱処理を行ってハンダ付けを
行う。このとき可撓性電気絶縁シート１３には半導体素
子５方向に適度の加圧力を加えておく。ソース用電極パ
ッド３又はゲート用電極パッド４は、バンプ（５ａ，５
ｂなど）を受け入れる孔群Ｈ１，Ｈ２を形成する都合上
から１００μｍ程度の厚みをもつ必要があるが、可撓性
電気絶縁シート１３の可撓性をできるだけ失わないため
には、要求される電流容量を満足する限りこれら電極パ
ッドは薄い方が都合が良い。この場合にはバンプ５ａ，
５ｂなどを半導体素子５のソース電極（図示せず）に形
成し、バンプ５ａ，５ｂなどを受け入れる孔群Ｈ１，Ｈ
２をソース用電極パッド３及び可撓性電気絶縁シート１
３そのものに形成することにより、ソース用電極パッド
３を薄くすることができる。この際、バンプ５ａ，５ｂ
などによりソース用電極パッド３とソースセンス用電極
パッド３’とが短絡されても、もともとこれらは図１及
び図２で説明したようにバイアホールで短絡されている
ので、この場合には可撓性電気絶縁シートがハンダレジ
ストになり、都合が良い。
【００３９】なお，以上の実施例では半導体素子をＦＥ
Ｔとして述べたが，静電誘導型半導体装置及びＩＧＢＴ
（絶縁ゲート型バイポーラトランジスタ）など比較的高
周波で動作し得る電力用半導体装置に本発明の技術を適
用することができ，前述と同様な効果が得られる。ま
た，上記実施例ではいずれも半導体素子単体、あるいは
駆動用ＩＣ，制御用ＩＣを一緒に組み込んだの場合につ
いて述べたが，複数の半導体素子が電気絶縁板の上に搭
載されている場合、又はダイオードなどを一緒に組み込
んだ場合についても同様に実施可能である。
【００４０】
【発明の効果】以上述べたように，本発明によれば，主
電流路及び制御電流路のインダクタンス及び抵抗を低減
できるので，高周波応答の良好な電力用半導体装置を得
ることができる。さらに，各対の引出し用の導電端子の
インダクタンスも小さくでき，更に一層高周波応答を向
上できる。また，電力用の半導体素子モジュールに駆動
用ＩＣは勿論のこと、制御用ＩＣをも組み込むことが可
能であるので、単体で保護機能までも含む制御機能を備
えた電力用半導体モジュールを比較的容易に得ることが
できる。
【図面の簡単な説明】
【図１】本発明の電力用半導体装置の一実施例を説明す
るための図である。
【図２】本発明の電力用半導体装置の他の一実施例を説
明するための図である。
【図３】本発明の電力用半導体装置の他の一実施例を説
明するための図である。
【図４】本発明の電力用半導体装置の他の一実施例を説
明するための図である。
【図５】従来の電力用半導体装置の一例を説明するため
の図である。
【図６】従来の電力用半導体装置の別の一例を説明する
ための図である。
【符号の説明】
１・・・・電気絶縁板 ２、３、３’、４、２７・・・・電極パッド ５・・・・半導体素子 ５ａ，５ｂ・・・バンプ ７・・・・金属板 ８・・・・枠部材 ９、９’、１０、２３、２４、２５・・・・引出し用端
子 １２・・・・位置決め用ポスト １３・・・・可撓性電気絶縁シート １４、１５・・・・バイアホール群 １６〜１９・・・・位置決め用孔 ２０・・・・駆動用ＩＣ ２１・・・・制御用ＩＣ ２２・・・・スペーサ ２６・・・・窓 Ｗ１〜Ｗ４・・・・ボンディングワイヤ

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子の一つ以上の電極と、可撓性
    電気絶縁シートに形成された所定の導電パターンからな
    る電極パッドとをろう付けすると共に、該電極パッドを
    引出し端子にろう付けすることにより、前記半導体素子
    の一つ以上の電極と前記引出し端子との間をボンディン
    グワイヤレスで接続したことを特徴とする電力用半導体
    装置。
  2. 【請求項２】 半導体素子の一方の面に形成された第１
    の主電極が第１の電極パッドにろう付けされ、前記半導
    体素子の他方の面に形成された第２の主電極、及び制御
    電極は可撓性電気絶縁シートの一方の面に形成された所
    定の導電パターンからなる第２の電極パッド、及び制御
    電極パッドにそれぞれろう付けされ、これら第２の電極
    パッド、及び制御電極パッドはそれぞれ対応する引出し
    端子にろう付けされたことを特徴とする電力用半導体装
    置。
  3. 【請求項３】 ＦＥＴ素子を備えた電力用半導体装置に
    おいて、ＦＥＴ素子の一方の面に形成されたドレイン電
    極がドレイン電極パッドにろう付けされ、前記ＦＥＴ素
    子の他方の面に形成されたソース電極、及びゲート電極
    が可撓性電気絶縁シートの一方の面に形成された所定の
    導電パターンからなるソース電極パッド、及びゲート電
    極パッドにそれぞれろう付けされ、前記可撓性電気絶縁
    シートの他方の面に前記ソース電極パッド及びゲート電
    極パッドを含む面域に対応するよう形成されたソースセ
    ンス電極パッドは前記可撓性電気絶縁シートに形成され
    た導電通路を通して前記ソース電極パッドに接続され、
    これらソース電極パッド、ゲート電極パッド及びソース
    センス電極パッドはそれぞれ対応するソース用引出し端
    子、ゲート用引出し端子、及びソースセンス用引出し端
    子にろう付けされたことを特徴とする電力用半導体装
    置。
  4. 【請求項４】 前記半導体素子は前記各種引出し端子を
    固定してなる枠部材に囲まれ、該枠部材は位置決め用ポ
    ストを備え、前記可撓性電気絶縁シートに備えられた位
    置決め孔を前記枠部材の位置決め用ポストに装着したこ
    とを特徴とする請求項１ないし請求項３のいずれかに記
    載の電力用半導体装置。
  5. 【請求項５】 前記半導体素子を駆動するための駆動用
    ＩＣが前記半導体素子と離れて少なくとも備えられ、前
    記可撓性電気絶縁シートは、前記駆動用ＩＣのための窓
    と、電極パッドとを備え、前記窓を通して前記駆動用Ｉ
    Ｃと前記電極パッドとがワイヤボンディングされること
    を特徴とする請求項１ないし請求項４のいずれかに記載
    の電力用半導体装置。
  6. 【請求項６】 前記可撓性電気絶縁シートは、前記半導
    体素子と一緒に組み込まれる１個以上の電子部品を搭載
    するための電極パッドと、前記電子部品を接続するため
    の所定の導電パターンを備えたことを特徴とする請求項
    １ないし請求項５のいずれかに記載の電力用半導体装
    置。
  7. 【請求項７】 前記可撓性電気絶縁シートに形成された
    前記電極パッドの位置に対応する箇所にスペーサを備え
    たことを特徴とする請求項１ないし請求項６のいずれか
    に記載の電力用半導体装置。
  8. 【請求項８】 金属板に直接又は間接的にろう付けされ
    た半導体素子の一つ以上の電極と、可撓性電気絶縁シー
    トに形成された所定の導電パターンからなる電極パッド
    とをろう付けすると共に、前記半導体素子を駆動するた
    めの駆動用ＩＣ及び該駆動用ＩＣに制御信号を与える制
    御用ＩＣが前記半導体素子と離れて少なくとも備えら
    れ、前記可撓性電気絶縁シートは、前記駆動用ＩＣが接
    続される箇所と前記制御用ＩＣが接続される箇所との間
    で曲げられ、前記制御用ＩＣが前記半導体素子よりも前
    記金属板から離れた位置に配置されることを特徴とする
    電力用半導体装置。
  9. 【請求項９】 半導体素子の電極上の所定位置に１００
    μｍ以上の高さの金属バンプを形成し、該金属バンプの
    頂部は少なくともハンダからなり、そして可撓性電気絶
    縁シートに形成された導電性パターンは所定位置に孔を
    有し、前記金属バンプが前記孔に合わせてはめ込まれて
    いることを特徴とする電力用半導体装置。
  10. 【請求項１０】 半導体素子の電極上の所定位置に１０
    ０μｍ以上の高さの金属バンプを形成し、該金属バンプ
    の頂部は少なくともハンダからなり、所定の導電パター
    ンを有する可撓性電気絶縁シートに前記導電性パターン
    に達する孔を形成し、前記金属バンプが前記孔に合わせ
    てはめ込まれていることを特徴とする電力用半導体装
    置。
  11. 【請求項１１】 可撓性電気絶縁シートがポリイミド樹
    脂からなることを特徴とする請求項１ないし請求項１０
    のいずれかに記載の電力用半導体装置。
JP25956394A 1994-09-29 1994-09-29 電力用半導体装置 Expired - Fee Related JP3279842B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP25956394A JP3279842B2 (ja) 1994-09-29 1994-09-29 電力用半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP25956394A JP3279842B2 (ja) 1994-09-29 1994-09-29 電力用半導体装置

Publications (2)

Publication Number Publication Date
JPH0897255A true JPH0897255A (ja) 1996-04-12
JP3279842B2 JP3279842B2 (ja) 2002-04-30

Family

ID=17335869

Family Applications (1)

Application Number Title Priority Date Filing Date
JP25956394A Expired - Fee Related JP3279842B2 (ja) 1994-09-29 1994-09-29 電力用半導体装置

Country Status (1)

Country Link
JP (1) JP3279842B2 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007258711A (ja) * 2006-03-22 2007-10-04 Semikron Elektronik Gmbh & Co Kg 結合装置を有するコンパクトなパワー半導体モジュール
JP2009064852A (ja) * 2007-09-05 2009-03-26 Okutekku:Kk 半導体装置及び半導体装置の製造方法
JP2009272413A (ja) * 2008-05-06 2009-11-19 Anden 負荷駆動用半導体装置
US7872337B2 (en) 2005-04-28 2011-01-18 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having a flexible board for connection to a semiconductor chip mounted on an insulating substrate
JP2013069809A (ja) * 2011-09-21 2013-04-18 Toyota Motor Corp 半導体装置
JP2015230897A (ja) * 2014-06-03 2015-12-21 三菱電機株式会社 半導体装置及びその製造方法
JPWO2014192298A1 (ja) * 2013-05-30 2017-02-23 富士電機株式会社 半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7872337B2 (en) 2005-04-28 2011-01-18 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having a flexible board for connection to a semiconductor chip mounted on an insulating substrate
JP2007258711A (ja) * 2006-03-22 2007-10-04 Semikron Elektronik Gmbh & Co Kg 結合装置を有するコンパクトなパワー半導体モジュール
JP2009064852A (ja) * 2007-09-05 2009-03-26 Okutekku:Kk 半導体装置及び半導体装置の製造方法
JP2009272413A (ja) * 2008-05-06 2009-11-19 Anden 負荷駆動用半導体装置
JP2013069809A (ja) * 2011-09-21 2013-04-18 Toyota Motor Corp 半導体装置
JPWO2014192298A1 (ja) * 2013-05-30 2017-02-23 富士電機株式会社 半導体装置
JP2015230897A (ja) * 2014-06-03 2015-12-21 三菱電機株式会社 半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP3279842B2 (ja) 2002-04-30

Similar Documents

Publication Publication Date Title
US9559068B2 (en) Wafer scale package for high power devices
JP4459883B2 (ja) 半導体装置
US6194786B1 (en) Integrated circuit package providing bond wire clearance over intervening conductive regions
US9355950B1 (en) Power semiconductor module having low gate drive inductance flexible board connection
WO2007026944A1 (ja) 回路装置およびその製造方法
JP6464787B2 (ja) 半導体装置および半導体装置の製造方法
JPH0897255A (ja) 電力用半導体装置
US6281579B1 (en) Insert-molded leadframe to optimize interface between powertrain and driver board
US9490199B2 (en) Interposer with programmable matrix for realizing configurable vertical semiconductor package arrangements
JPH06283639A (ja) 混成集積回路
JPS63255953A (ja) 絶縁物封止型回路装置
JPH08340082A (ja) 電力用半導体装置
JP3133544B2 (ja) 混成集積回路
US5650665A (en) Hybrid integrated circuit device including circuit patterns of different conductivity and circuit elements mounted on an insulating substrate
JPH0758272A (ja) 電力用半導体装置
JP3096536B2 (ja) 混成集積回路
US20230361009A1 (en) Semiconductor package having an embedded electrical conductor connected between pins of a semiconductor die and a further device
JPH0729933A (ja) 電力用半導体装置
US20230052830A1 (en) Power circuit module
US20040256721A1 (en) Package for semiconductor devices
JPH09320820A (ja) 混成集積回路装置およびその製造方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20020206

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090222

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100222

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100222

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110222

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees