JP6904279B2 - 半導体装置およびその製造方法並びに電力変換装置 - Google Patents

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Description

この出願は、半導体装置およびその製造方法並びに電力変換装置に関する。
従来、例えば特開２００９−７１０４４号公報に開示されているように、半導体層の表面に凸部が設けられた半導体装置が知られている。上記公報の段落００１６および図１などに記載された半導体装置は、半導体層と、半導体層の表面に形成されているエミッタ電極と、半導体装置の表面の外周に沿って外周の内側を一巡している第１凸部と、第１凸部の内側範囲に形成されている第２凸部を備えている。
特開２００９−７１０４４号公報
半導体装置を構成する半導体チップは、半導体能動素子が形成されたセル部と、セル部の周辺に設けられた周縁部とを備えている。セル部の上にはセル表面電極部が設けられ、周縁部の上には周縁表面構造部が設けられる。セル表面電極部と周縁表面構造部とが異なる高さを持つ場合がある。この場合には、チップ化前の半導体ウエハの表面に、段差が存在する。
半導体ウエハ厚低減のために、半導体ウエハの裏面を研削する工程が施されることが多い。裏面研削工程が施されると、半導体ウエハ表面の段差の大きさに応じた段差が、ウエハ裏面に形成される。セル表面電極部よりも周縁表面構造部が高く設けられている場合には、裏面研削工程によって周縁部の裏面がセル部の裏面よりも深く削られてしまう。その結果、セル部の裏面よりも周縁部の裏面が凹む。電力用半導体装置の特性の一つに、逆バイアス安全動作領域（ＲＢＳＯＡ）がある。周縁部とセル部との間の裏面段差が大きすぎると、セル部に生ずる電流集中がＲＢＳＯＡ耐量を低下させるという問題があった。
この出願は、セル部への電流集中を抑制することができるように改善された半導体装置およびその製造方法並びに電力変換装置を提供することを目的とする。
上記の課題を解決するために、この出願にかかる半導体装置は、
表面および裏面を有する平面体形状を有し、前記平面体形状の平面視における中央領域に設けられたセル部と、前記平面体形状の前記平面視において前記セル部の周りに設けられた周縁部とを有する半導体チップと、
前記セル部における前記表面の上に設けられたセル表面電極部と、
前記周縁部における前記表面の上に設けられ、前記セル表面電極部の上面よりも高い上面を持つ周縁表面構造部と、
を備え、
前記セル部の前記裏面よりも前記周縁部の前記裏面が凹むように前記周縁部が前記セル部よりも薄くされており、
前記セル部の厚さを、ｔｃとし、
前記裏面における前記セル部と前記周縁部との段差の大きさを、ｄｔｂとした場合において、
０％ ＜ ｄｔｂ／ｔｃ ≦ １．５％
である。
上記の課題を解決するために、この出願にかかる電力変換装置は、
半導体装置を含み、入力された電力を前記半導体装置で変換することで出力する主変換回路と、
前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
を備え、
前記半導体装置は、
表面および裏面を有する平面体形状を有し、前記平面体形状の平面視における中央領域に設けられたセル部と、前記平面体形状の前記平面視において前記セル部の周りに設けられた周縁部とを有する半導体チップと、
前記セル部における前記表面の上に設けられたセル表面電極部と、
前記周縁部における前記表面の上に設けられ、前記セル表面電極部の上面よりも高い上面を持つ周縁表面構造部と、
を備え、
前記セル部の前記裏面よりも前記周縁部の前記裏面が凹むように前記周縁部が前記セル部よりも薄くされており、
前記セル部の厚さを、ｔｃとし、
前記裏面における前記セル部と前記周縁部との段差の大きさを、ｄｔｂとした場合において、
０％ ＜ ｄｔｂ／ｔｃ ≦ １．５％
である。
上記の課題を解決するために、この出願にかかる半導体装置の製造方法は、
表面および裏面を有する半導体ウエハを準備する準備工程と、
前記半導体ウエハにおいて予め定められた部位であるセル部に、半導体能動素子を形成する素子形成工程と、
前記半導体能動素子を形成した後に前記セル部の前記表面の上にセル表面電極部を形成し、且つ前記半導体ウエハの前記表面における前記セル部の周りの周縁部に前記セル表面電極部の上面よりも高い上面を持つ周縁表面構造部を形成するとともに、前記セル部の厚さをｔｃとし且つ前記セル表面電極部の上面と前記周縁表面構造部の上面との高さの差をｄｔｆとした場合において
０％ ＜ ｄｔｆ／ｔｃ ≦ １．５％
とするように前記セル表面電極部および前記周縁表面構造部を形成する表面構造形成工程と、
前記セル表面電極部および前記周縁表面構造部を形成した後に前記半導体ウエハの前記裏面を研削するウエハ薄型化を行うことで、前記セル表面電極部と前記周縁表面構造部とで生ずる前記表面の段差が前記周縁部の前記裏面に転写される裏面研削工程と、
前記ウエハ薄型化を行った後に、前記周縁部の外周に設けられたダイシングラインに沿って前記半導体ウエハをダイシングするダイシング工程と、
を備える。
裏面段差を持つ半導体装置において、セル部に対して周縁部が薄くなりすぎないように、セル部と周縁部との厚さの差を一定範囲内に収めることができる。セル部に比べて周縁部が薄くなりすぎることを抑制することで、セル部への電流集中を抑制することができる。
実施の形態１にかかる半導体装置の構造を示す平面図である。 実施の形態１にかかる半導体装置の構造を示す断面図である。 実施の形態１にかかる半導体装置の作用効果を説明するためのグラフである。 実施の形態１にかかる半導体装置の作用効果を説明するためのグラフである。 実施の形態に対する比較例を用いて実施の形態１の半導体装置の作用効果を説明するための図である。 実施の形態に対する比較例を用いて実施の形態１の半導体装置の作用効果を説明するための図である。 実施の形態１にかかる半導体装置の作用効果を説明するためのグラフである。 実施の形態１の変形例にかかる半導体装置の構造を示す断面図である。 実施の形態２にかかる半導体装置の構造を示す断面図である。 実施の形態３にかかる半導体装置の構造を示す断面図である。 実施の形態４にかかる半導体装置の構造を示す断面図である。 実施の形態４にかかる半導体装置の実装後の構造を示す断面図である。 実施の形態に対する比較例を示す図である。 実施の形態に対する比較例を示す図である。 実施の形態５にかかる半導体装置の構造を示す断面図である。 実施の形態６にかかる半導体装置の構造を示す断面図である。 実施の形態７にかかる半導体装置の製造方法を示すフローチャートである。 実施の形態８にかかる半導体装置の製造方法を示すフローチャートである。 実施の形態９にかかる電力変換装置を示すブロック図である。
図１は、実施の形態１にかかる半導体装置１００の構造を示す平面図である。半導体装置１００は、半導体チップ２０と、セル表面電極部３０と、周縁表面構造部３２と、ゲートパッド３４と、を備えている。半導体チップ２０は、表面および裏面を有する平面体形状を有している。
半導体チップ２０は、セル部２１と、周縁部２２と、ダイシングライン部２３とを備えている。セル部２１は、半導体チップ２０の平面視における中央領域の部位である。セル部２１には、半導体能動素子が設けられている。実施の形態１では、具体的には、セル部２１にトランジスタ素子が設けられており、より具体的にはこのトランジスタ素子は絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）である。周縁部２２は、半導体チップ２０の平面視においてセル部２１の周りに設けられた四角環状の部位である。ダイシングライン部２３は、半導体チップ２０の平面視において周縁部２２の外周に設けられた四角環状の部位である。
セル表面電極部３０は、セル部２１の上に設けられている。周縁表面構造部３２は、周縁部２２の上に設けられている。周縁表面構造部３２の上面は、図２の断面図に示すように、セル表面電極部３０の上面よりも高くされている。
図２は、実施の形態１にかかる半導体装置１００の構造を示す断面図である。図２は、図１におけるＡ−Ａ’線で半導体装置１００を切断した断面を示している。図２では、半導体チップ２０におけるセル部２１、周縁部２２およびダイシングライン部２３を破線で互いに区分している。周縁部２２は、さらに、セル部２１の隣に設けられたゲート配線部２２ａと、ゲート配線部２２ａの外側に設けられた周縁凹部２２ｂと、に区分される。
半導体チップ２０は、ｎ型の半導体基板１を備えている。実施の形態１では、半導体基板１の材料はシリコンであるものとする。なお、変形例として、半導体基板１の材料を、シリコンよりも大きなバンドギャップを持つワイドバンドギャップ半導体としてもよい。ワイドバンドギャップ半導体としては、ＳｉＣ、ＧａＮあるいはダイヤモンドが用いられても良い。
実施の形態１にかかる半導体装置１００では、セル部２１に絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）が備えられている。しかし、ＩＧＢＴの代わりに、電界効果トランジスタ（ＭＯＳＦＥＴ）などの他のトランジスタ素子がセル部２１に設けられてもよい。例えば半導体基板１をシリコンからＳｉＣに変形する場合には、セル部２１に形成するトランジスタ素子がＭＯＳＦＥＴであってもよい。また、セル部２１に、トランジスタ素子ではなく、ダイオード素子などの他の半導体能動素子が設けられても良い。ここで説明した、半導体基板１の材料および半導体能動素子にかかる変形については、後述する全ての実施の形態において同様に適用することができる。
半導体チップ２０は、半導体基板１の表面および裏面に、不純物注入およびエッチング等の素子形成プロセスによって半導体能動素子が形成されたものである。半導体チップ２０の表面の側には、ｐ型のベース層３がセル部２１および周縁部２２に渡って設けられている。半導体チップ２０の表面の側において、セル部２１には、ベース層３を貫通して半導体基板１へ達する複数のトレンチゲート２と、トレンチゲート２それぞれの両脇に設けられｎ＋型を持つ複数のエミッタ層４と、複数のエミッタ層４の間に設けられｐ＋型を持つ複数の拡散層５と、が備えられている。
半導体チップ２０の裏面の側には、セル部２１、周縁部２２およびダイシングライン部２３の全域に渡って、ｎ型の第一バッファ層１２と、ｎ型の第二バッファ層１３と、コレクタ層１４と、が設けられている。半導体チップ２０の最も裏面の側からコレクタ層１４、第二バッファ層１３、および第一バッファ層１２が順に積層されている。第一バッファ層１２は、半導体基板１の裏面の深い部分まで不純物注入もしくは照射を行うことで形成されたものである。第二バッファ層１３は、半導体基板１の裏面の浅い部分にのみ不純物注入を行うことで形成されたものである。
セル表面電極部３０は、半導体チップ２０におけるセル部２１の上に設けられている。セル表面電極部３０は、半導体チップ２０の表面に重ねられた層間絶縁膜７と、層間絶縁膜７を貫通する導電体からなる複数のコンタクト部６と、層間絶縁膜７の上に設けられコンタクト部６と接続された第一エミッタ電極８と、を含んでいる。第一エミッタ電極８は、金属などの低抵抗材料で構成されている。
半導体チップ２０の裏面には、セル部２１、周縁部２２およびダイシングライン部２３の全域に渡ってコレクタ電極１５が設けられている。表面および裏面に設けられたこれらの構造によって、セル部２１にＩＧＢＴが形成されている。
周縁表面構造部３２は、半導体チップ２０における周縁部２２の上に設けられている。周縁表面構造部３２は、層間絶縁膜７と、複数の第一フィールドプレート電極９と、上層絶縁膜３７と、複数の第二フィールドプレート電極１０と、保護絶縁膜１１と、を含んでいる。層間絶縁膜７は、半導体チップ２０における周縁部２２の表面に重ねられている。複数の第一フィールドプレート電極９は、層間絶縁膜７の上に互いに離間しつつ設けられている。第一フィールドプレート電極９は、ｎ型のポリシリコン膜で形成されてもよい。上層絶縁膜３７は、複数の第一フィールドプレート電極９を覆っている。複数の第二フィールドプレート電極１０は、上層絶縁膜３７の上に互いに離間しつつ設けられている。第二フィールドプレート電極１０は、第一エミッタ電極８と同じく金属などの低抵抗材料で構成されてもよい。
保護絶縁膜１１は、複数の第二フィールドプレート電極１０を覆っている。保護絶縁膜１１は、周縁表面構造部３２の最も上に位置する層であり、第一フィールドプレート電極９、上層絶縁膜３７および第二フィールドプレート電極１０を覆っている。保護絶縁膜１１は、耐圧確保および信頼性確保を目的として設けられた構造であり、実施の形態１では周縁部２２のみに形成されている。保護絶縁膜１１の端部１１ａが、第一エミッタ電極８の端面と上面の一部とを覆っている。
周縁部２２のうちゲート配線部２２ａには、上層絶縁膜３７を貫通するコンタクト部３６が形成されている。コンタクト部３６は、第一フィールドプレート電極９と第二フィールドプレート電極１０とを接続している。
実施の形態１にかかる半導体装置１００を製品単体で見た場合には、第一エミッタ電極８の上には他の構造は設けられておらず、第一エミッタ電極８が露出した状態となる。
電力変換装置などを構築するために半導体装置１００をケース等の内部に実装した場合には、第一エミッタ電極８の上にワイヤおよびハンダが形成される。
半導体装置１００における、セル表面電極部３０の上面の高さと周縁表面構造部３２の上面の高さとをそれぞれ定義する。「セル表面電極部３０の上面の高さ」は、セル部２１における半導体チップ２０の表面から第一エミッタ電極８の上面までの高さとする。「セル表面電極部３０の上面の高さ」は、層間絶縁膜７の厚さと第一エミッタ電極８の厚さとを合計したものである。
「周縁表面構造部３２の上面の高さ」は、周縁部２２における半導体チップ２０の表面から保護絶縁膜１１の上面までの高さとする。「周縁表面構造部３２の上面の高さ」は、層間絶縁膜７の厚さと、第一フィールドプレート電極９を覆う上層絶縁膜３７の厚さと、第二フィールドプレート電極１０を覆う保護絶縁膜１１の厚さとを合計したものである。周縁表面構造部３２の上面はセル表面電極部３０の上面よりも高くなっており、この上面高さの違いで生ずる段差を「表面段差ｄｔｆ」とする。
ダイシングライン部２３における半導体チップ２０の表面には、層間絶縁膜７が設けられている。ダイシングライン部２３の上面は周縁表面構造部３２の上面よりも低くなっており、この上面高さの違いで生ずる段差を「端部表面段差ｄｔｄｆ」とする。
図２に示すように、半導体装置１００の裏面の側には、段差が設けられている。すなわち、半導体チップ２０は、セル部２１の裏面よりも周縁部２２の裏面が凹むように、周縁部２２がセル部２１よりも薄くされた構造を備えている。セル部２１の裏面はセル部２１の表面と平行なフラット状である。周縁部２２はゲート配線部２２ａと周縁凹部２２ｂとで異なる裏面構造を持っている。ゲート配線部２２ａの裏面はゲート配線部２２ａの表面に対して傾いたテーパ状である。周縁凹部２２ｂの裏面は、周縁凹部２２ｂの表面と平行なフラット状である。
図２に示すように、セル部２１の厚さを、ｔｃとする。厚さｔｃは、より具体的には、セル部２１と周縁部２２との境界におけるセル部２１の厚さである。図２に示すように、周縁部２２の最小厚さを、ｔｐとする。最小厚さｔｐは、より具体的には、周縁部２２のうち最も薄い部分である周縁凹部２２ｂの厚さである。裏面におけるセル部２１と周縁部２２との段差の大きさを、第一裏面段差ｄｔｂとする。第一裏面段差ｄｔｂは、厚さｔｃと最小厚さｔｐとの差である。
実施の形態１では、下記の式（１）を満たす範囲で、周縁部２２がセル部２１よりも薄くされている。下記の式（１）においては、ｄｔｂ≠０であり且つｔｃ≠０であることが前提となる。
０％ ＜ ｄｔｂ／ｔｃ ≦ １．５％ ・・・（１）
ウエハ厚低減のための半導体ウエハ裏面の研削工程によって、セル表面電極部３０と周縁表面構造部３２との段差寸法に応じた段差が、半導体ウエハの裏面に転写される。この研削工程の詳細は、後述の実施の形態７にかかる製造方法で説明する。このような段差の転写によって、表面段差ｄｔｆと第一裏面段差ｄｔｂとが同じ大きさとなることが一般的である。
半導体ウエハ裏面の研削工程後に上記の式（１）を満たす第一裏面段差ｄｔｂを得るために、実施の形態１では表面段差ｄｔｆが下記の式（２）を満たすようにすることが好ましい。下記の式（２）においては、ｄｔｆ≠０であり且つｔｃ≠０であることが前提となる。
０％ ＜ ｄｔｆ／ｔｃ ≦ １．５％ ・・・（２）
図２に示すように、実施の形態１では、周縁部２２の裏面よりもダイシングライン部２３の裏面が出張るように、ダイシングライン部２３が周縁部２２よりも厚くされている。図２に示すように、ダイシングライン部２３の厚さを、ｔｄとする。半導体チップ２０の裏面におけるダイシングライン部２３と周縁部２２との段差の大きさを、「第二裏面段差ｄｔｐ」する。第二裏面段差ｄｔｐは、厚さｔｄと最小厚さｔｐとの差である。
実施の形態１では、下記の式（３）を満たす範囲で、ダイシングライン部２３が周縁部２２よりも厚くされている。下記の式（３）においては、ｄｔｐ≠０であり且つｔｄ≠０であることが前提となる。
１．５％ ≦ ｄｔｐ／ｔｄ ・・・（３）
図３および図４は、実施の形態１にかかる半導体装置１００の作用効果を説明するためのグラフである。図３は、第一裏面段差ｄｔｂとセル部２１の厚さｔｃとの比率であるｄｔｂ／ｔｃの値に応じた、ＲＢＳＯＡ試験結果の違いを表している。ＲＢＳＯＡは、逆バイアス安全動作領域の略称である。
図３のグラフは、ＲＢＳＯＡ試験時における、図２のＢ−Ｂ’断面部における電流密度分布シミュレーション結果を示している。試験に用いた回路は一般的なＲＢＳＯＡ試験のスイッチング回路である。試験条件は、接合部温度Ｔｊ＝４４８Ｋ、コレクタエミッタ間電圧Ｖｃｅ＝８００Ｖ、ゲートエミッタ間電圧Ｖｇｅ＝２０Ｖ／−１５Ｖ、コレクタ電流Ｉｃ＝１１５０Ａ、および寄生インダクタンスＬ＝７０ｎＨである。図３には、ｄｔｂ／ｔｃが１．５％以下である実線グラフと、ｄｔｂ／ｔｃが１．５％より大きい破線グラフとが示されている。ｄｔｂ／ｔｃが１．５％より大きい破線グラフでは、セル部２１に電流が集中するのでＲＢＳＯＡ耐量が悪化している。
図４は、ＲＢＳＯＡの遮断可能電流のｄｔｂ依存性を示している。ｄｔｂ／ｔｃの値が１．５％よりも大きいと、ｄｔｂ／ｔｃの増大に応じて遮断可能電流が低下してしまう。例えばｄｔｂ／ｔｃの値が２．０％に達するほどに第一裏面段差ｄｔｂが大きいと、遮断可能電流が三分の一程度まで低下してしまう。このようなＲＢＳＯＡ耐量の低下は好ましくない。
半導体ウエハの厚さｔｃが十分に大きいのであれば第一裏面段差ｄｔｂの影響は微々たるものである。しかし、半導体ウエハ薄型化により厚さｔｃが小さくなるほど、厚さｔｃに対する第一裏面段差ｄｔｂの割合が増大する。従って、半導体ウエハ薄型化が追求される近年の技術動向においては、第一裏面段差ｄｔｂによるＲＢＳＯＡ耐量低下の問題が顕在化するという問題があった。
この点、実施の形態１によれば、前述の式（２）の範囲内に第一裏面段差ｄｔｂの大きさが調節されている。セル部２１に対して周縁部２２が薄くなりすぎないように第一裏面段差ｄｔｂを一定範囲内に収めることができるので、ｄｔｂ／ｔｃの値は１．５％以下に抑制される。その結果、図４に示すごとくＲＢＳＯＡ遮断可能電流の低下を招かない範囲内に、第一裏面段差ｄｔｂの大きさを管理することができる。特に、図４に示すデータによれば、ｄｔｂ／ｔｃの値を１．５％以下とすることにより、ＲＢＳＯＡ可制御Ｉｃを定格Ｉｃの７倍以上という大きさに確保できる。
図５および図６は、実施の形態に対する比較例を用いて実施の形態１の半導体装置１００の作用効果を説明するための図である。第一裏面段差ｄｔｂが大きくなるほど周縁部２２の最小厚さｔｐが薄くなる。図５は、比較例として示すグラフであり、仮にｄｔｂ＝０つまり裏面段差がないとした場合の半導体装置１００の電流密度分布を示している。図６は、比較例として示すグラフであり、仮にｄｔｂ／ｔｃ＞１．５％であるとした場合の半導体装置１００の電流密度分布を示している。裏面段差の有無という違いがあるので、図５よりも、図６のほうが周縁部２２の最小厚さｔｐが薄い。
図５と図６とを比べた場合に、周縁部２２の最小厚さｔｐが薄い図６の結果のほうが、半導体チップ２０の裏面に空乏層端Ｑが到達しやすくなっている。空乏層端Ｑが半導体チップ２０の裏面に到達しやすいと、周縁部２２に蓄積されていたホールがセル部２１に流れ込みやすい。周縁部２２の蓄積ホールがセル部２１に流れ込むことにより、セル部２１において電流集中が起きてしまう。
図７は、実施の形態１にかかる半導体装置１００の作用効果を説明するためのグラフである。図７のグラフは、図２のＢ−Ｂ’断面部におけるホール密度分布シミュレーション結果を示している。図７には、ｄｔｂ／ｔｃ≦１．５％の実線グラフと、ｄｔｂ／ｔｃ＞１．５％の破線グラフとが示されている。破線グラフのほうが、実線グラフよりもセル部２１のホール密度が増加している。図７に示された結果は、上述した図５および図６の比較結果からも理解されるように、第一裏面段差ｄｔｂが大きいとセル部２１への電流集中が起きてしまうことを表している。
この点、実施の形態１によれば、セル部２１に対して周縁部２２が薄くなりすぎないように、セル部２１と周縁部２２の厚さの関係を一定範囲内に収めることができる。セル部２１に比べて周縁部２２が薄くなりすぎることを抑制すれば、周縁部２２内の空乏層端Ｑと周縁部２２の裏面との距離が小さくなりすぎることを抑制することができる。周縁部２２内の空乏層端Ｑと周縁部２２の裏面との距離をある程度大きく確保できるので、周縁部２２に蓄積されていたホールがセル部２１へと流れ込むことを抑制することができる。周縁部２２に蓄積されていたホールがセル部２１へと流れ込むことを抑制することで、セル部２１でホール密度増大が生ずることを抑制することができる。セル部２１のホール密度増大を抑制できるので、セル部２１への電流集中を抑制することができる。セル部２１への電流集中を抑制することで、ＲＢＳＯＡ耐量が低下することを抑制することができる。
実施の形態１では、保護絶縁膜１１が、第一エミッタ電極８の縁部すなわちセル表面電極部３０の縁部を覆っているので、次のような効果がある。第一エミッタ電極８の端部と保護絶縁膜１１の端部とが面一の場合には、製造バラツキによって第一エミッタ電極８と保護絶縁膜１１の間に隙間ができるおそれがある。この隙間によって半導体チップ２０の表面が露出すると、隙間の露出部位から水分が侵入するおそれがある。この点、実施の形態１によれば、第一エミッタ電極８の側端面および上面縁部を保護絶縁膜１１で覆うことによって、上記のような隙間の発生を防止することができる。従って、水分の侵入を抑制でき、半導体装置１００の信頼性を向上させることができる。
また、実施の形態１によれば、ダイシングライン部２３に関して上述した式（３）の条件を満たすことで、次のような効果が得られる。ダイシングブレードの消耗を低減するためには、ダイシングライン部２３の上には膜を設けないか又は設けたとしても可能な限り膜厚を薄くすることが好ましい。端部表面段差ｄｔｄｆが大きければ、ウエハ裏面研削によって、その端部表面段差ｄｔｄｆがウエハ裏面に転写される。その転写の結果、第二裏面段差ｄｔｐはある程度の大きさとなる。しかしながら、ダイシングライン部２３は、ＲＢＳＯＡ動作時に電流経路とならない。従って、ｄｔｐ／ｔｄが１．５％以上となるほどに大きな段差が裏面に転写されたとしても、ＲＢＳＯＡ耐量が悪化することがない。実施の形態１によれば、ｄｔｐ／ｔｄを１．５％以上とすることで、ＲＢＳＯＡ耐量を損なうことなくダイシングブレードの消耗を低減することができる。
図８は、実施の形態１の変形例にかかる半導体装置１１０の構造を示す断面図である。変形例にかかる半導体装置１１０では、第一エミッタ電極８の上面が、第二フィールドプレート電極１０の上面よりも高くされている。その高さの差は、図８の「寸法ｄｔｅ」である。
図８の構造によれば第二フィールドプレート電極１０の上面が第一エミッタ電極８の上面よりも低くなるので、保護絶縁膜１１が第一エミッタ電極８の上面に僅かに被る程度に保護絶縁膜１１を薄くしても、保護絶縁膜１１が第二フィールドプレート電極１０を十分に被覆することができる。第二フィールドプレート電極１０の被覆性を損なうことなく保護絶縁膜１１を任意の薄さに調節できるので、第一エミッタ電極８の上面と保護絶縁膜１１の上面との表面段差ｄｔｆを調整しやすくなる。表面段差ｄｔｆを調整しやすくなると、裏面に転写される第一裏面段差ｄｔｂも調節しやすくなる。その結果、上述した式（１）を満たすためのｄｔｂ／ｔｃの調節が容易になるという利点がある。
なお、上記の式（１）の制約を受ける第一裏面段差ｄｔｂと、上記の式（３）の制約を受ける第二裏面段差ｄｔｐとは、互いに独立に定められてもよい。実施の形態１ではダイシングブレード消耗抑制のためｄｔｄｆが抑制されているので、ｄｔｆ＜ｄｔｄｆの関係となることからｄｔｂ＜ｄｔｐとなることが想定されるが、ｄｔｂとｄｔｐの大小関係に限定はない。ｄｔｂとｄｔｐは両者が互いに異なる大きさとされて任意の一方が他方より大きくされてもよく、あるいは両者が同じ大きさであってもよい。
実施の形態２．
図９は、実施の形態２にかかる半導体装置１２０の構造を示す断面図である。半導体装置１２０は、第一エミッタ電極８に加えて第二エミッタ電極１６を備えている点が、実施の形態１にかかる半導体装置１００と相違している。これ以外の構成は、実施の形態１と同様である。第二エミッタ電極１６は、第一エミッタ電極８に重ねられており、第一エミッタ電極８よりも熱抵抗の低い材料で形成されている。第二エミッタ電極１６の材料は、Ｃｕなどであってもよい。
実施の形態２では、第二エミッタ電極１６の上面が、セル表面電極部３０の上面となる。実施の形態２においても、実施の形態１において述べた式（２）の条件を満たすように、表面段差ｄｔｆが設けられている。熱抵抗の低い第二エミッタ電極１６を設けることで放熱性が向上するので、ＳＣＳＯＡ耐量を向上させることができる。ＳＣＳＯＡは、「短絡電流遮断時の安全動作領域」の略称である。
なお、実施の形態２において、第二エミッタ電極１６の上面よりも第二フィールドプレート電極１０の上面を高くするように変形が施されてもよい。その他、実施の形態２においても、実施の形態１で述べた各種変形が適用されても良い。
実施の形態３．
図１０は、実施の形態３にかかる半導体装置１３０の構造を示す断面図である。半導体装置１３０は、セル部２１における層間絶縁膜７が層間絶縁膜１７に置換されている点が、実施の形態１にかかる半導体装置１００と相違している。これ以外の構成は、実施の形態１と同様である。セル表面電極部３０は層間絶縁膜１７を含んでおり、層間絶縁膜１７にはコンタクト部６が設けられている。周縁表面構造部３２は実施の形態１と同様に層間絶縁膜７および上層絶縁膜３７を含んでおり、上層絶縁膜３７を貫通するコンタクト部３６が設けられている。
半導体装置１３０においては、説明の便宜上、コンタクト部６を「セルコンタクト部６」とも称し、コンタクト部３６を「周縁コンタクト部３６」とも称し、層間絶縁膜１７を「セル部層間絶縁膜１７」とも称し、周縁部２２の上層絶縁膜３７を「周縁部絶縁膜３７」とも称する。実施の形態３では、セル部層間絶縁膜１７が周縁部絶縁膜３７よりも厚くされている。第一エミッタ電極８および半導体基板１と、これらに挟まれた層間絶縁膜とによって、寄生容量が生じる。実施の形態１にかかるセル部２１の層間絶縁膜７を、実施の形態３にかかる厚膜のセル部層間絶縁膜１７に置換することで、寄生容量を低減することができる。
なお、実施の形態３において、第一エミッタ電極８の上面よりも第二フィールドプレート電極１０の上面を高くするように変形が施されてもよい。その他、実施の形態３においても、実施の形態１で述べた各種変形が適用されても良い。また、実施の形態２のようにセル表面電極部３０が第一エミッタ電極８および第二エミッタ電極１６を含むように、実施の形態３に対して変形が施されてもよい。
実施の形態４．
図１１は、実施の形態４にかかる半導体装置１４０の構造を示す断面図である。図１２は、実施の形態４にかかる半導体装置１４０の実装後の構造を示す断面図である。図１２に示すように、半導体装置１４０の実装後には、周縁表面構造部３２の上に封止材５０が設けられる。封止材５０は、フィラー５２を含む絶縁材料からなる。半導体装置１４０では、第二フィールドプレート電極１０の厚さｔ４が、フィラー５２の大きさとの関係で工夫されている。これ以外の構成は、実施の形態１と同様である。
具体的には、実施の形態４では、複数の第二フィールドプレート電極１０の間に生じた電極間隙間へのフィラー５２の入り込みを抑制するように、フィラー５２の所定基準粒径よりも第二フィールドプレート電極１０が薄くされている。球状フィラーであるフィラー５２の直径は、ある程度のバラツキを有するものの、数μｍ以上かつ数十μｍ以下の範囲内に収まる。このうち、複数の第二フィールドプレート電極１０の間に入り込むおそれのあるフィラー５２の直径は、数μｍ程度である。「所定基準粒径」は、フィラー５２の粒径仕様に基づいて次のようにして算定されてもよい。フィラー５２の粒径を単純平均した値を、「粒径単純平均ＤＡＶＥ」とする。σを、フィラー５２の粒径の標準偏差とする。所定の係数ｋをσに乗じた値をｋσとする。所定基準粒径は、粒径単純平均ＤＡＶＥからｋσを減算した値である。ｋ＝３とすることで所定基準粒径を「ＤＡＶＥ−３σ」とすることが好ましい。厚さｔ４は、所定基準粒径よりも小さな値に設計される。これにより、平均の粒径よりも十分に小さなフィラー５２が存在しても、そのような小径のフィラー５２が電極間隙間へ入り込まないようにすることができる。
図１３および図１４は、実施の形態に対する比較例を示す図である。第二フィールドプレート電極１０が厚いと、隣接する第二フィールドプレート電極１０の間に深い電極間隙間ができる。電極間隙間に起因して、図１３に示すように保護絶縁膜１１の凹凸隙間が生じてしまう。図１３に示すように、保護絶縁膜１１の凹凸隙間に封止材５０のフィラー５２が入り込む場合がある。この凹凸隙間に入り込んだフィラー５２が第二フィールドプレート電極１０に対して図１３の矢印方向に力を与えることで、図１４に模式的に示すように半導体チップ２０の面方向と平行な向きに第二フィールドプレート電極１０が変形してしまう。
この点、実施の形態４によれば、第二フィールドプレート電極１０の厚さｔ４を十分に小さく抑えることで、図１３のようなフィラー５２の入り込みを抑制できる。これにより、フィラー５２による電極変形を抑制することができる。
実施の形態４において、第一エミッタ電極８の上面を第二フィールドプレート電極１０の上面よりも低くするように変形が施されてもよい。この場合には、第二フィールドプレート電極１０の厚さｔ４が抑制されたうえで、さらに第二フィールドプレート電極１０の上面よりも第一エミッタ電極８の上面を低くするように第一エミッタ電極８が薄型化される。従って、第一エミッタ電極８に要求される電気抵抗値等を勘案して許容される範囲内で、第一エミッタ電極８の薄型化が施されることが好ましい。その他、実施の形態４においても、実施の形態１で述べた各種変形が適用されても良い。また、実施の形態２のようにセル表面電極部３０が第一エミッタ電極８および第二エミッタ電極１６を含むように、実施の形態４に対して変形が施されてもよい。また、実施の形態３と同様にセル部２１における層間絶縁膜７を層間絶縁膜１７に置換するような変形が、実施の形態４に対して施されてもよい。
実施の形態５．
図１５は、実施の形態５にかかる半導体装置１５０の構造を示す断面図である。半導体装置１５０は、第二フィールドプレート電極１０が第二フィールドプレート電極１０ｂに置換されている点が、実施の形態４にかかる半導体装置１４０と相違している。実施の形態４では、第一エミッタ電極８と第二フィールドプレート電極１０とが同じ材料で形成されているのに対し、実施の形態５ではこれらが異なる材料で形成されている。上記以外の構成は、実施の形態４と同様である。
第二フィールドプレート電極１０ｂは、半絶縁性窒化膜である。半絶縁性窒化膜を用いることで、水分が侵入した場合でも第二フィールドプレート電極１０ｂが腐食することを抑制できる。その結果、半導体装置１５０の信頼性を向上させることができる。
実施の形態５の半導体装置１５０は第二フィールドプレート電極１０ｂ以外の構成が実施の形態４と同様である。しかしながら、これに限られず、実施の形態１〜３で述べた半導体装置１００〜１３０それぞれの第二フィールドプレート電極１０を、実施の形態５にかかる第二フィールドプレート電極１０ｂへと置換してもよい。
実施の形態６．
図１６は、実施の形態６にかかる半導体装置１６０の構造を示す断面図である。半導体装置１６０は、第二フィールドプレート電極１０が第二フィールドプレート電極１０ｃに置換されている点が、実施の形態５にかかる半導体装置１５０と相違している。さらに、実施の形態６では、半導体チップ２０が内周境界部２４および温度センスダイオード９ｃを更に備えている点で、実施の形態５にかかる半導体装置１５０と相違している。上記以外の構成は、実施の形態５と同様である。第二フィールドプレート電極１０ｃは、ポリシリコン膜である。実施の形態６によれば、第二フィールドプレート電極１０ｃの腐食を抑制することができる。
半導体装置１６０では、周縁表面構造部３２が、第一フィールドプレート電極９ｂと、第二フィールドプレート電極１０ｃと、を含んでいる。第一フィールドプレート電極９ｂは、実施の形態１にかかる第一フィールドプレート電極９と同様に、ｎ型の第一ポリシリコン膜で構成されている。第二フィールドプレート電極１０ｃは、第一ポリシリコン膜とは別の工程で積層された第二ポリシリコン膜で構成されている。
半導体チップ２０は、セル部２１と周縁部２２との間に挟まれた内周境界部２４を含んでいる。内周境界部２４の上に、温度センスダイオード９ｃが設けられている。温度センスダイオード９ｃは、第一ポリシリコン膜で形成された第一部分９ｃ１と、ｐ型にドーピングされた第二部分９ｃ２とを備える。温度センスダイオード９ｃの順方向電圧を測定することで、半導体チップ２０の温度を測定することができる。
第二ポリシリコン膜の一部はゲートパッド３４を形成するために用いられ、第二ポリシリコン膜の他の一部は第二フィールドプレート電極１０ｃを形成する。第二フィールドプレート電極１０ｃをポリシリコンで形成することで、第二フィールドプレート電極１０ｃの腐食を抑制できる。また、ゲートパッド３４を第二ポリシリコン膜で形成することで、低抵抗なゲート配線を形成することもできる。
なお、実施の形態６には、第二フィールドプレート電極１０ｃを第二ポリシリコン膜で構成するという第一技術的思想と、内周境界部２４に温度センスダイオード９ｃを設けるという第二技術的思想とが含まれている。これら第一技術的思想と第二技術的思想とは単独で実施されてもよい。つまり実施の形態６において、第二フィールドプレート電極１０ｃは残しつつ、内周境界部２４および温度センスダイオード９ｃが省略されてもよい。あるいは実施の形態６において、内周境界部２４に温度センスダイオード９ｃは残しつつ、第二フィールドプレート電極１０ｃが、第二フィールドプレート電極１０、１０ｂのいずれかに置換されてもよい。
実施の形態６の半導体装置１６０は第二フィールドプレート電極１０ｃおよび内周境界部２４以外の構成が実施の形態５と同様である。しかしながら、実施の形態１〜４で述べた半導体装置１００〜１４０それぞれに対して、実施の形態６にかかる第二フィールドプレート電極１０ｃおよび内周境界部２４を設けるような変形が施されてもよい。
実施の形態７．
図１７は、実施の形態７にかかる半導体装置の製造方法を示すフローチャートである。図１７のフローチャートに従って、実施の形態１にかかる半導体装置１００を製造することができる。図１７のフローチャートでは、まず、半導体ウエハを準備する工程が実施される（ステップＳ１００）。なお、実施の形態７における「半導体ウエハの表面」および「半導体ウエハの裏面」は、この半導体ウエハがダイシングされた後には、実施の形態１における「半導体チップ２０の表面」および「半導体チップ２０の裏面」にそれぞれ対応する。
次に、半導体ウエハのセル部２１に半導体能動素子を形成するための素子形成工程が行われる（ステップＳ１０２）。このステップでは、まず、半導体ウエハに複数のセル部２１が予め定められる。一般的に一枚の半導体ウエハから複数の半導体チップが製造されるので、一枚の半導体ウエハの面方向に互いに離間しつつ並ぶように一枚の半導体ウエハに対して複数のセル部２１が設定される。この複数のセル部２１それぞれに、不純物注入およびエッチング等の素子形成プロセスが施される。その結果、半導体ウエハの表面の側には、図２を用いて述べたようにベース層３と、複数のトレンチゲート２と、複数のエミッタ層４と、複数の拡散層５と、が設けられる。また、半導体ウエハの裏面の側には、図２を用いて述べたようにｎ型の第一バッファ層１２と、ｎ型の第二バッファ層１３と、コレクタ層１４とが設けられる。これにより、セル部２１それぞれにＩＧＢＴが形成される。
次に、半導体ウエハの表面構造が形成される（ステップＳ１０４）。このステップでは、具体的には、実施の形態１で述べたセル表面電極部３０、周縁表面構造部３２およびゲートパッド３４が、半導体ウエハの表面の側に形成される。ここで、表面段差ｄｔｆの大きさが実施の形態１で述べた式（２）の条件を満たすように、セル表面電極部３０および周縁表面構造部３２が形成される。
次に、裏面研削工程が実施される（ステップＳ１０６）。このステップでは、半導体ウエハの裏面を研削することで、ウエハ薄型化が行われる。半導体ウエハ裏面を研削する際には、具体的には、まず、半導体ウエハ表面が保護テープ等で保護される。次に、半導体ウエハ裏面がグラインダで研削される。半導体ウエハ表面の凹凸は、半導体ウエハ裏面の研削深さにバラツキを発生させる。この研削深さバラツキによって、表面段差ｄｔｆおよび端部表面段差ｄｔｄｆに応じた凹凸が、半導体ウエハ裏面に転写される。この凹凸の転写によって、半導体ウエハ裏面には、実施の形態１で図２に示したように第一裏面段差ｄｔｂおよび第二裏面段差ｄｔｐが形成される。
半導体ウエハの裏面研削の有用性について説明する。まず、省エネの観点から、汎用インバータあるいはＡＣサーボ等の分野で、ＩＧＢＴおよびダイオードが使用されている。ＩＧＢＴおよびダイオードは、三相モータの可変速制御を行なうためのパワーモジュール等に用いられている。インバータ損失を減らすために、ＩＧＢＴおよびダイオードとして、スイッチング損失およびオン電圧が低いデバイスが求められている。オン電圧の大半は、耐圧保持に必要とされる厚いｎ型ベース層の抵抗である。ベース層の抵抗を減らすためには、半導体ウエハを薄くすることが有効である。上記のステップＳ１０６で裏面研削工程を行うことにより、低スイッチング損失および低オン抵抗のデバイスを得ることができる。
次に、半導体ウエハの裏面全面に、コレクタ電極１５が形成される（ステップＳ１０８）。
次に、ダイシング工程が実施される（ステップＳ１１０）。このステップでは、周縁部２２の外周に設けられたダイシングライン部２３に沿って、半導体ウエハがダイシングされる。具体的には、周縁部２２の外側のダイシングライン部２３に対してダイシングブレード等によりダイシングが施されることで、半導体ウエハから半導体チップ２０が切り出される。その結果、実施の形態１にかかる半導体装置１００が製造される。ダイシングライン部２３の上の積層膜が薄いほど、ダイシングブレードの消耗をさらに抑制できる。従って、ダイシングライン部２３の上には、電極または保護絶縁膜１１などの膜を形成しないことが望ましい。この点、実施の形態７では、実施の形態１の構造説明で述べたように、ダイシングライン部２３の上にあるのは層間絶縁膜７のみである。従って、ステップＳ１１０においてダイシングブレードの消耗を抑制することができる。
次に、後工程が行われる（ステップＳ１１２）。このステップでは、半導体装置１００が所望の製品に実装される。例えばトランスファーモールド樹脂材などでパッケージ化されてもよく、回路基板に実装されてケース内に収納されてもよい。半導体装置１００が電力変換装置のスイッチング素子として用いられてもよい。その後、今回の製造フローが終了する。
以上説明した実施の形態７によれば、ステップＳ１０４において、ｄｔｆ／ｔｃを１．５％以下にするように表面構造を形成している。これにより、ステップＳ１０６のウエハ裏面研削時に、半導体ウエハ裏面に転写される第一裏面段差ｄｔｂの大きさを、実施の形態１の式（１）を満たす範囲内に収めることができる。裏面に転写される段差を抑制することによりセル部２１への電流集中を抑制することができ、その結果、ＲＢＳＯＡ耐量を改善することができる。
なお、実施の形態７にかかる製造方法を変形することで、上述した実施の形態１の変形例および実施の形態２〜５にかかる半導体装置１１０〜１５０が製造されてもよい。例えば、ステップＳ１０４の第一変形例として、第一エミッタ電極８よりも薄く第二フィールドプレート電極１０を形成することで、図８に示す半導体装置１１０を製造してもよい。また、ステップＳ１０４の第二変形例として、第一エミッタ電極８の上に第二エミッタ電極１６を積層することで、図９に示す半導体装置１２０を製造してもよい。また、ステップＳ１０４の第三変形例として、セル部２１の上に厚膜のセル部層間絶縁膜１７を設けることで、図１０に示す半導体装置１３０を製造してもよい。また、ステップＳ１０４の第四変形例として、第二フィールドプレート電極１０の厚さｔ４をフィラー５２の所定基準粒径との関係で薄く決定することによって、図１１に示す半導体装置１４０を製造してもよい。また、ステップＳ１０４の第五変形例として、上層絶縁膜３７の上に半絶縁性窒化膜の積層及びパターニングを行うことによって第二フィールドプレート電極１０ｂを設けてもよく、これにより図１５に示す半導体装置１５０が製造されてもよい。また、上記の第一〜第五変形例のうち任意の二つの変形は、互いに対立しない限りにおいて、ステップＳ１０４に同時に適用されてもよい。
実施の形態８．
図１８は、実施の形態８にかかる半導体装置の製造方法を示すフローチャートである。図１８のフローチャートでは、図１７のステップＳ１０４に代えてステップＳ２０４に置換されている。この点以外は、実施の形態７と同様である。実施の形態８によれば、実施の形態６にかかる半導体装置１６０を製造することができる。以下、必要に応じて図１６を参照する。
図１８のフローチャートでは、まず、図１７のフローチャートと同じくステップＳ１００、Ｓ１０２の工程が実施される。次に、表面構造の形成とともに温度センスダイオードの形成が行われる（ステップＳ２０４）。ステップＳ２０４では、実施の形態７のステップＳ１０４と同様に、半導体ウエハにおけるセル部２１の一部にＩＧＢＴが形成され、ＩＧＢＴの形成後にセル表面電極部３０も形成される。また、周縁部２２の上に第一ポリシリコン膜の積層およびパターニングが行われることにより、図１６に示した第一フィールドプレート電極９ｂが形成される。ここで、ｎ型の第一ポリシリコン膜は、内周境界部２４にも設けられる。続いて、内周境界部２４に設けられた第一ポリシリコン膜のうち、周縁部２２の側の一部分が、ｐ型にドーピングされる。これにより、図１６に示した温度センスダイオード９ｃが形成される。
続いて、第一フィールドプレート電極９ｂの上に、上層絶縁膜３７が積層される。ただし、温度センスダイオード９ｃの上方部位には上層絶縁膜３７が設けられない。周縁部２２における上層絶縁膜３７の上に第二ポリシリコン膜の積層およびパターニングが行われることにより、図１６に示した第二フィールドプレート電極１０ｃが設けられる。これにより、周縁表面構造部３２が形成される。
第二フィールドプレート電極１０ｃのための第二ポリシリコン膜は、半導体ウエハの表面における「セル部２１の他の部位」にも積層される。「セル部２１の他の部位」に設けられた第二ポリシリコン膜によって、ゲートパッド３４が形成される。すなわち、「セル部２１の他の部位」は、図１の平面図に示されたゲートパッド３４の形成部位である。上記の工程によれば、ゲートパッド３４および第二フィールドプレート電極１０ｃがステップＳ２０４で積層された第二ポリシリコン膜で同時に形成されるという利点がある。第二フィールドプレート電極１０ｃの腐食抑制と制御信号を伝達する制御配線の低抵抗化とを両立しつつ、ポリシリコンによる同時形成で工程簡略化も図ることができる。
その後、図１７のフローチャートと同じくステップＳ１０６〜Ｓ１１２の工程が実施されて、今回の製造フローが終了する。なお、実施の形態８のステップＳ２０４に対して、上述した実施の形態７の第一〜第四変形例のうち少なくとも一つの変形が適用されてもよい。
実施の形態９
図１９は、実施の形態９にかかる電力変換装置２００を示すブロック図である。実施の形態９では、電力変換装置２００が、上述した実施の形態１〜６にかかる半導体装置１００〜１６０の少なくとも１つを備える。電力変換装置２００の具体的構造は、特定の電力変換装置に限定されるものではない。以下、実施の形態９として、三相のインバータへの適用を行う場合を例示する。
図１９は、実施の形態９にかかる電力変換装置２００を適用した電力変換システムの構成を示すブロック図である。
図１９に示す電力変換システムは、電源１９０、電力変換装置２００、および負荷３００を備えている。電源１９０は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１９０は種々のもので構成することが可能である。電源１９０は、例えば、直流系統、太陽電池、蓄電池で構成してもよい。電源１９０は、交流系統に接続された整流回路あるいはＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１９０を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
電力変換装置２００は、電源１９０と負荷３００の間に接続された三相のインバータである。電力変換装置２００は、電源１９０から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図１９に示すように、主変換回路２０１と、駆動回路２０２と、制御回路２０３とを備えている。主変換回路２０１は、複数のスイッチング素子２０１ａを備えている。主変換回路２０１は、複数のスイッチング素子２０１ａのスイッチング動作によって、直流電力を交流電力に変換して出力する。駆動回路２０２は、スイッチング素子２０１ａそれぞれを駆動する駆動信号を出力する。制御回路２０３は、駆動回路２０２を制御するための制御信号を駆動回路２０２に出力する。
負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではない。負荷３００は、各種電気機器に搭載された電動機である。負荷３００は、例えばハイブリッド自動車、電気自動車、鉄道車両、エレベーターもしくは空調機器に用いられる電動機であってもよい。
以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子２０１ａと還流ダイオード（図示せず）とを備えている。主変換回路２０１は、スイッチング素子２０１ａのスイッチング動作によって電源１９０から供給される直流電力を交流電力に変換し、この交流電力を負荷３００に供給する。
主変換回路２０１の具体的な回路構成は種々のものがある。一例として、実施の形態９にかかる主変換回路２０１は、２レベルの三相フルブリッジ回路であるものとする。２レベルの三相フルブリッジ回路は、６つのスイッチング素子２０１ａと、それぞれのスイッチング素子２０１ａに逆並列された６つの還流ダイオード（図示せず）と、で構成することができる。主変換回路２０１の各スイッチング素子２０１ａには、上述した実施の形態１〜６にかかる半導体装置１００〜１６０のいずれか一つが適用される。２つのスイッチング素子２０１ａが直列接続されることで上下アームを構成している。各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。各上下アームの出力端子は、主変換回路２０１の３つの出力端子に対応する。主変換回路２０１の３つの出力端子は、負荷３００に接続される。
駆動回路２０２は、スイッチング素子２０１ａそれぞれを駆動する駆動信号を生成し、この駆動信号をスイッチング素子２０１ａそれぞれの制御電極に供給する。スイッチング素子２０１ａの制御電極とは、実施の形態１〜６にかかる半導体装置１００〜１６０のゲートパッド３４である。駆動回路２０２は、後述する制御回路２０３からの制御信号に従い、スイッチング素子２０１ａをオン状態にする駆動信号とスイッチング素子２０１ａをオフ状態にする駆動信号とを各スイッチング素子２０１ａの制御電極に出力する。スイッチング素子２０１ａをオン状態に維持する場合には、駆動信号は、スイッチング素子２０１ａの閾値電圧以上の電圧信号である。スイッチング素子２０１ａをオフ状態に維持する場合には、駆動信号は、スイッチング素子２０１ａの閾値電圧以下の電圧信号となる。
制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子２０１ａを制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子２０１ａがオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子２０１ａのオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子２０１ａにはオン信号を、オフ状態となるべきスイッチング素子２０１ａにはオフ信号が出力されるよう、駆動回路２０２に制御指令（制御信号）を出力する。駆動回路２０２は、この制御信号に従い、各スイッチング素子２０１ａの制御電極にオン信号又はオフ信号を駆動信号として出力する。
実施の形態９に係る電力変換装置２００では、主変換回路２０１のスイッチング素子２０１ａとして実施の形態１〜６にかかる半導体装置１００〜１６０のいずれか一つが適用されるので、ＲＢＳＯＡ耐量を確保することができる。
実施の形態９では２レベルの三相インバータを例示したが、変形例として３レベルまたはマルチレベルの電力変換装置であってもよいし、単相負荷に電力を供給する場合には単相のインバータであってもよい。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータまたはＡＣ／ＤＣコンバータへの適用も可能である。
また、電力変換装置２００が使用されるシステムは、上述したような負荷３００が電動機であるシステムに限定されない。電力変換装置２００は、例えば、放電加工機、レーザー加工機、誘導加熱調理器、または非接触器給電システムの電源装置として用いられてもよい。電力変換装置２００は、太陽光発電システムまたは蓄電システム等のパワーコンディショナーとして用いられてもよい。
１ 半導体基板
２ トレンチゲート
３ ベース層
４ エミッタ層
５ 拡散層
６ コンタクト部（セルコンタクト部）
７ 層間絶縁膜
８ 第一エミッタ電極
９、９ｂ 第一フィールドプレート電極
９ｃ 温度センスダイオード
９ｃ１ 第一部分
９ｃ２ 第二部分
１０、１０ｂ、１０ｃ 第二フィールドプレート電極
１１ 保護絶縁膜
１１ａ 端部
１２ 第一バッファ層
１３ 第二バッファ層
１４ コレクタ層
１５ コレクタ電極
１６ 第二エミッタ電極
１７ 層間絶縁膜（セル部層間絶縁膜）
２０ 半導体チップ
２１ セル部
２２ 周縁部
２２ａ ゲート配線部
２２ｂ 周縁凹部
２３ ダイシングライン部
２４ 内周境界部
３０ セル表面電極部
３２ 周縁表面構造部
３４ ゲートパッド
３６ コンタクト部（周縁コンタクト部）
３７ 上層絶縁膜
５０ 封止材
５２ フィラー
１００、１１０、１２０、１３０、１４０、１５０、１６０ 半導体装置
１９０ 電源
２００ 電力変換装置
２０１ 主変換回路
２０１ａ スイッチング素子
２０２ 駆動回路
２０３ 制御回路
３００ 負荷
ｄｔｂ 第一裏面段差
ｄｔｐ 第二裏面段差
ｄｔｆ 表面段差
ｄｔｄｆ 端部表面段差
Ｑ 空乏層端

Claims (13)

  1. 表面および裏面を有する平面体形状を有し、前記平面体形状の平面視における中央領域に設けられたセル部と、前記平面体形状の前記平面視において前記セル部の周りに設けられた周縁部とを有する半導体チップと、
    前記セル部における前記表面の上に設けられたセル表面電極部と、
    前記周縁部における前記表面の上に設けられ、前記セル表面電極部の上面よりも高い上面を持つ周縁表面構造部と、
    を備え、
    前記セル部の前記裏面よりも前記周縁部の前記裏面が凹むように前記周縁部が前記セル部よりも薄くされており、
    前記セル部の厚さを、ｔｃとし、
    前記裏面における前記セル部と前記周縁部との段差の大きさを、ｄｔｂとした場合において、
    ０％ ＜ ｄｔｂ／ｔｃ ≦ １．５％
    である半導体装置。
  2. 前記周縁表面構造部は、前記半導体チップの前記周縁部における前記表面の上に重ねられた周縁電極と、前記周縁電極を覆う保護絶縁膜と、を含み、
    前記保護絶縁膜が、前記セル表面電極部の縁部を覆う請求項１に記載の半導体装置。
  3. 前記半導体チップは、前記平面体形状の前記平面視において前記周縁部の外周に設けられたダイシングライン部をさらに備え、
    前記周縁部の前記裏面よりも前記ダイシングライン部の前記裏面が出張るように、前記ダイシングライン部が前記周縁部よりも厚くされ、
    前記ダイシングライン部の厚さを、ｔｄとし、
    前記裏面における前記ダイシングライン部と前記周縁部との段差の大きさを、ｄｔｐとした場合において、
    １．５％ ≦ ｄｔｐ／ｔｄ
    である請求項１に記載の半導体装置。
  4. 前記セル表面電極部は、前記半導体チップの前記セル部における前記表面の上に設けられた層間絶縁膜と、前記層間絶縁膜を貫通するコンタクト部と、前記層間絶縁膜の上に設けられ前記コンタクト部に接続するセル電極と、を含み、
    前記周縁表面構造部は、前記半導体チップの前記周縁部における前記表面の上に重ねられた周縁電極と、前記周縁電極を覆う保護絶縁膜と、を含み、
    前記セル電極の上面が前記周縁電極の上面よりも高い請求項１に記載の半導体装置。
  5. 前記セル表面電極部は、前記セル部における前記表面の上に設けられた層間絶縁膜と、前記層間絶縁膜を貫通するコンタクト部と、前記層間絶縁膜の上に設けられ前記コンタクト部に接続する第一セル電極と、前記第一セル電極に重ねられ前記第一セル電極よりも熱抵抗の低い第二セル電極と、を含む請求項１に記載の半導体装置。
  6. 前記セル表面電極部は、前記セル部における前記表面の上に設けられたセル部層間絶縁膜と、前記セル部層間絶縁膜を貫通するセルコンタクト部と、前記セル部層間絶縁膜の上に設けられ前記セルコンタクト部に接続するセル電極と、を含み、
    前記周縁表面構造部は、前記周縁部における前記表面の上に設けられた周縁部絶縁膜と、前記周縁部絶縁膜を貫通する周縁コンタクト部と、前記周縁部絶縁膜の上に重ねられ前記周縁コンタクト部と接続する周縁電極と、前記周縁電極を覆う保護絶縁膜と、を含み、
    前記セル部層間絶縁膜が前記周縁部絶縁膜よりも厚くされた請求項１に記載の半導体装置。
  7. 前記周縁表面構造部は、前記周縁部における前記表面の上に重ねられ前記表面の面方向に互いに離間した複数の周縁電極と、前記複数の周縁電極を覆う保護絶縁膜と、を含み、
    前記周縁表面構造部の上に設けられた封止材に含まれるフィラーの所定基準粒径よりも前記複数の周縁電極が薄くされ、
    前記所定基準粒径は、前記フィラーの粒径単純平均値から前記フィラーの粒径の標準偏差に予め定めた所定係数を乗じた値を減算することにより予め定められた請求項１に記載の半導体装置。
  8. 前記周縁表面構造部は、前記周縁部における前記表面の上に重ねられた周縁電極を含み、
    前記周縁電極は半絶縁性窒化膜である請求項１に記載の半導体装置。
  9. 前記周縁表面構造部は、前記周縁部における前記表面の上に設けられた周縁電極を含み、
    前記周縁電極はポリシリコン膜である請求項１に記載の半導体装置。
  10. 前記半導体チップは、前記セル部と前記周縁部との間に挟まれた内周境界部を含み、
    前記周縁表面構造部は、第一導電型の第一ポリシリコン膜で構成された第一周縁電極と、前記第一周縁電極に重ねられた層間絶縁膜と、前記層間絶縁膜に重ねられた第二周縁電極とを含み、
    前記内周境界部の上に、前記第一ポリシリコン膜で形成され一部が第二導電型にドーピングされた温度センサダイオードが設けられた請求項１に記載の半導体装置。
  11. 半導体装置を含み、入力された電力を前記半導体装置で変換することで出力する主変換回路と、
    前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
    前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
    を備え、
    前記半導体装置は、
    表面および裏面を有する平面体形状を有し、前記平面体形状の平面視における中央領域に設けられたセル部と、前記平面体形状の前記平面視において前記セル部の周りに設けられた周縁部とを有する半導体チップと、
    前記セル部における前記表面の上に設けられたセル表面電極部と、
    前記周縁部における前記表面の上に設けられ、前記セル表面電極部の上面よりも高い上面を持つ周縁表面構造部と、
    を備え、
    前記セル部の前記裏面よりも前記周縁部の前記裏面が凹むように前記周縁部が前記セル部よりも薄くされており、
    前記セル部の厚さを、ｔｃとし、
    前記裏面における前記セル部と前記周縁部との段差の大きさを、ｄｔｂとした場合において、
    ０％ ＜ ｄｔｂ／ｔｃ ≦ １．５％
    である電力変換装置。
  12. 表面および裏面を有する半導体ウエハを準備する準備工程と、
    前記半導体ウエハにおいて予め定められた部位であるセル部に、半導体能動素子を形成する素子形成工程と、
    前記半導体能動素子を形成した後に前記セル部の前記表面の上にセル表面電極部を形成し、且つ前記半導体ウエハの前記表面における前記セル部の周りの周縁部に前記セル表面電極部の上面よりも高い上面を持つ周縁表面構造部を形成するとともに、前記セル部の厚さをｔｃとし且つ前記セル表面電極部の上面と前記周縁表面構造部の上面との高さの差をｄｔｆとした場合において
    ０％ ＜ ｄｔｆ／ｔｃ ≦ １．５％
    とするように前記セル表面電極部および前記周縁表面構造部を形成する表面構造形成工程と、
    前記セル表面電極部および前記周縁表面構造部を形成した後に前記半導体ウエハの前記裏面を研削するウエハ薄型化を行うことで、前記セル表面電極部と前記周縁表面構造部とで生ずる前記表面の段差が前記周縁部の前記裏面に転写される裏面研削工程と、
    前記ウエハ薄型化を行った後に、前記周縁部の外周に設けられたダイシングラインに沿って前記半導体ウエハをダイシングするダイシング工程と、
    を備える半導体装置の製造方法。
  13. 前記表面構造形成工程は、
    前記半導体ウエハの前記表面における前記セル部の一部に前記半導体能動素子を形成する工程と、
    前記半導体ウエハの前記表面における前記セル部の他の部位に前記半導体能動素子の制御電極に接続された制御電極パッドを形成する工程と、
    前記周縁部に第一フィールドプレート電極、前記第一フィールドプレート電極に重ねられた層間絶縁膜、および前記層間絶縁膜に重ねられた第二フィールドプレート電極を設けることで前記周縁表面構造部を形成する工程と、
    を含み、
    前記制御電極パッドおよび前記第二フィールドプレート電極は、同一の工程で積層されたポリシリコンで構成された請求項１２に記載の半導体装置の製造方法。
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