CN103222057A - 半导体器件以及半导体器件的制造方法 - Google Patents

半导体器件以及半导体器件的制造方法 Download PDF

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Abstract

有源区（27）设置在其厚度（t21）小于芯片的外周的厚度（t22）的芯片的内周中，在该芯片的外周中设置有端接结构（26）。n场阻断区（4）、p集电极区（11）、以及集电电极（12）依次设置在n-漂移区（2）的另一主表面上。n场阻断区（4）、p集电极区（11）、以及集电电极（12）被设置成从有源区（27）延伸到端接结构（26）。在端接结构（26）中，氧化硅膜（3）设置在n场阻断区（4）和p集电极区（11）之间。第一深度方向上的从n-漂移区（2）的第一主表面起的氧化硅膜（3）的位置（L1）与有源区（27）中的第一深度方向上的从n-漂移区（2）的第一主表面起的集电电极（12）的位置（L2）基本相同。

Description

半导体器件以及半导体器件的制造方法
技术领域
本发明涉及一种半导体器件以及一种半导体器件的制造方法。
背景技术
具有高击穿电压的分立功率器件在功率转换器件中起重要作用。例如，已知绝缘栅双极晶体管(IGBT)或具有金属氧化物半导体结构的绝缘栅场效应晶体管(MOSFET：金属氧化物半导体场效应晶体管)，作为适合用于功率转换器件中的具有高击穿电压的分立功率器件的元件。
在用于高电压的功率转换器件中，一般使用能够使用电导率调制来降低导通电压的IGBT。因此，为了降低功率转换器件的损耗，重要的是降低功率转换器件中使用的IGBT的导通损耗和开关损耗。将使用例如图34中所示的具有平面结构的IGBT来描述根据现有技术的IGBT的截面结构。图34是示出根据现有技术的IGBT的结构的截面图。
在图34中所示的根据现有技术的IGBT中，n缓冲层104和n-漂移层102设置在作为p+集电极区的p+半导体基板101的一个主表面上(在下文中称为前表面)。n-漂移区102的电阻率高于n缓冲层104的电阻率。p基极区105选择性地设置在n-漂移区2的与p+半导体基板101相反的表面层(在下文中称为前表面层)中。n+发射极区106选择性地设置在p基极区105的前表面层中。
n+发射极区106的电阻率低于n-漂移区102的电阻率。栅电极108隔着栅绝缘膜107设置在介于n+发射极区106和n-漂移区102之间的p基极区105的表面上。发射电极109与n+发射极区106和p基极区105接触。发射电极109通过层间绝缘膜(未示出)与栅电极108绝缘。集电电极(未示出)与p+半导体基板101的另一主表面接触(在下文中称为后表面)。
近年来，已开发了用于减薄晶片的技术，并将其应用于根据现有技术的IGBT。当用于减薄晶片的技术用于制造具有图34所示结构的根据现有技术的IGBT时，例如，不使用作为p+集电极区的p+半导体基板101，而是使用作为n-漂移区102并且使用浮区(FZ)法制造的半导体晶片(在下文中称为FZ晶片)。作为使用FZ晶片的根据现有技术的IGBT的制造方法，例如主要使用以下方法。
首先，包括例如p基极区105、n+发射极区106、栅绝缘膜107和栅电极108的表面元件结构形成在作为n-漂移区102的FZ晶片的前表面上。然后，从FZ晶片的后表面使FZ晶片减薄。然后，n缓冲层104和p+集电极区(未示出)形成在FZ晶片的后表面的表面层上。以此方式，完成具有图34所示结构的根据现有技术的IGBT。如此，当使用FZ晶片制造IGBT时，p+集电极区的厚度小于或等于2μm，但是p+集电极区去除了用于维持IGBT的机械强度的支承部的功能。
除了上述根据现有技术的IGBT，反向阻断IGBT(RB-IGBT)作为根据现有技术的IGBT是已知的，其中用于维持反向击穿电压的端接结构设置在包括集电极区和漂移区的pn结中。RB-IGBT对于施加到包括集电极区和漂移区的pn结的反向偏压具有高反向击穿电压特性。接着，将描述根据现有技术的RB-IGBT的截面结构。图35是示出根据现有技术的RB-IGBT的结构的截面图。
在图35所示的RB-IGBT中，p集电极区111设置在作为n-漂移区102的半导体晶片的整个后表面上。集电电极112与p集电极区111接触。p隔离区124被设置成从作为n-漂移区102的半导体晶片的前表面延伸到p集电极区111。多个浮置的p区(场限制环)114设置在n-漂移区102的前表面的表面层中。
由多晶硅制成的多个浮区(在下文中称为场板区)117设置在n-漂移区102的前表面上。每个场板区117与设置在每个场限制环114的前表面层中的高浓度p+区接触。设置在n-漂移区102的前表面的最外周的场板118与设置在p隔离区124的前表面层中的高浓度p+区接触。每个场板区117和场板118通过层间绝缘膜彼此绝缘。
场限制环114和场板区117构成端接结构。p隔离区124包围端接结构，而端接结构包围有源区。当半导体器件导通时，电流在有源区中流动。在有源区中，类似于图34中所示的IGBT，p基极区105、n+发射极区106、栅绝缘膜107、栅电极108、发射电极109、以及使栅电极108与发射电极109绝缘的层间绝缘膜116设置在n-漂移区102的前表面上。
与n+发射极区106接触的p+基极接触区110设置在p基极区105的表面层中。n+发射极区106和p+基极接触区110通过发射电极109彼此电连接。n空穴阻挡区113设置在n-漂移区102的前表面的表面层中，以覆盖p基极区105的接近于p集电极区111的表面。n空穴阻挡区113的电阻率低于n-漂移区102的电阻率。
在分别在图34和35中示出的根据现有技术的IGBT和RB-IGBT中，已知n-漂移区102的厚度的减小对于降低导通损耗和开关损耗是有效的。此外，近年来，作为使用作为n-漂移区102的晶片制造的根据现有技术的IGBT，主要使用场阻断IGBT，其中对设置在n-漂移区102的后表面的表面层中的n缓冲层104的n型杂质浓度进行优化，以将n-漂移区102的厚度设置为获得期望的元件击穿电压所需的最小值。
当晶片被减薄时，在可制造性方面，晶片的厚度的极限值(在下文中称为极限厚度)为约80μm，这也取决于制造装置或制造方法。其原因在于，当晶片的厚度被减薄到小于或等于80μm时，机械强度将降低并且成品率将显著降低。元件的击穿电压取决于n-漂移区102的厚度。因此，随着击穿电压的减小，IGBT中n-漂移区102的设计厚度将减小。如上所述，由于晶片通常在可制造性方面具有极限厚度，因此击穿电压等级为600V或更低的IGBT中n-漂移区102的厚度一般大于或等于获得期望击穿电压所需的设计厚度。因此，在击穿电压等级为600V或更低的IGBT中，有可能通过减小晶片的厚度来大大提高性能。
例如，击穿电压等级为600V或更低的IGBT被用于以下各个用途。击穿电压等级为400V的IGBT被广泛地用于等离子显示面板(PDP)或闪光灯的脉冲电源中。此外，当功率转换器件的输入电压为220V(AC：交流)时，整流后的DC(直流)链路电压为300V。因此，击穿电压等级为600V的IGBT被用于功率转换器件的逆变器的主要元件中。
此外，在已提议的技术中，功率转换器件的逆变器的输出电压电平控制从根据现有技术的二电平控制改变为三电平控制，以改善功率转换器件的功率转换效率(例如，参见以下非专利文献1(图10))。当功率转换器件的逆变器的输出电压电平控制是三电平控制时，击穿电压等级为400V的IGBT用于将来自逆变器的输出电压转换成三个电平的三电平转换单元的中间开关元件中。此外，在已提议的技术中，与现有技术中的IGBT和二极管彼此串联的具有相同功能的击穿电压等级为400V的RB-IGBT被用于三电平转换单元的中间开关元件中(例如，参见以下非专利文献2(图1))。
在电动汽车(EV)中，由于从驱动电池通过功率转换器件向作为驱动源的发动机供电，因此重要的是改善功率转换器件的功率转换效率。当从驱动电池向发动机提供80kW或更低的功率时，合适的是，功率转换器件的DC链路电压在约100V至250V的范围内。因此，击穿电压等级为400V的IGBT被用于功率转换器件的逆变器的主要元件中。
在IGBT中，获得400V的击穿电压等级所需的n-漂移区102的设计厚度为约40μm，其小于晶片的极限厚度。因此，当IGBT中的n-漂移区102的厚度为约40μm时，难以确保晶片的机械强度。当制造击穿电压等级为400V的IGBT时，难以将n-漂移区102的厚度减小到40μm，这是获得400V的击穿电压等级所需的设计厚度。
已提议了以下方法，作为确保薄晶片的机械强度的方法。图36和37是示出正在制造的根据现有技术的半导体器件的截面结构的截面图。首先，如图36所示，保护抗蚀膜211覆盖其上形成有表面元件结构201的晶片200的前表面。然后，背部研磨(BG)带212附连到覆盖有保护抗蚀膜211的晶片200的前表面。然后，如图37所示，只有晶片200的后表面的中央部200-2被研磨和减薄，从而保留晶片200的外周端内侧的几毫米的部分(在下文中称为肋部)200-1。当以此方式减薄晶片200时，与均匀地研磨晶片200的整个后表面的情形相比，防止了晶片200的肋部200-1上的应力集中，并且改善了晶片200的机械强度。因此，减少了晶片200的翘曲，并且减少了碎裂或破裂(参见以下非专利文献3)。
已提议了以下方法，作为确保薄晶片的机械强度的另一方法。图38是示出正在制造的根据现有技术的半导体器件的截面结构的截面图。首先，如图38所示，作为抗蚀保护膜的氧化膜221覆盖其上形成有表面元件结构201的晶片200的前表面及其后表面。然后，抗蚀剂掩模222形成在晶片200的后表面上，以覆盖氧化膜221的具有从晶片200的外周端至内周侧的预定宽度的一部分。然后，使用抗蚀剂掩模222去除晶片200的后表面上的氧化膜221，从而在晶片200的后表面上保留氧化膜221的具有从晶片200的外周端至内周侧的预定宽度的一部分。然后，使用氧化膜221作为掩模执行蚀刻以去除晶片200的后表面至预定深度。以此方式，在晶片200的外周中形成肋部。然后，去除留在晶片200的前表面和后表面上的氧化膜221(例如，参见以下专利文献1)。
引用列表
专利文献
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发明内容
本发明要解决的问题
然而，在根据如图36至38所示的现有技术的技术中，晶片200只被设置在晶片200的外周中的肋部200-1加固。因此，随着晶片200的中央部200-2的厚度减小且晶片200的直径增大，晶片200的机械强度降低。在此情况下，晶片200可能破裂。因此，如上所述，在制造性方面，难以将晶片200的厚度减小到小于或等于80μm，该厚度是不发生上述问题的极限厚度。
在如上所述的图36至38所示的通过现有技术减薄的晶片200中，在其中设置有多个元件的晶片200被切割成各个芯片之前的晶片200的电特性试验中，例如，晶片200的后表面的集电电极直接与其上放置有晶片200的支承部接触。因此，在根据现有技术的IGBT中，担心p集电极区111或n缓冲层104将因例如附连到晶片200的后表面的材料（粒子）或者摩擦而受损，从而导致击穿电压的降低或击穿电流的增加。另外，在根据现有技术的RB-IGBT中，担心p集电极区111将因例如附连到晶片200的后表面的材料或者摩擦而受损，并且反向击穿电压特性将劣化或者将不会获取反向击穿电压特性。
为了解决以上所述的现有技术的问题，本发明的目的在于，提供一种具有高机械强度的半导体器件以及一种半导体器件的制造方法。另外，为了解决现有技术的问题，本发明的目的在于，提供一种能够降低导通损耗和开关损耗的半导体器件以及一种半导体器件的制造方法。此外，为了解决现有技术的问题，本发明的目的在于，提供一种能够改进成品率的半导体器件以及一种半导体器件的制造方法。
用于解决问题的手段
为了解决上述问题并实现本发明的目的，根据本发明的半导体器件包括：第一导电型的第一半导体区；与第一半导体区的一个表面接触的第二导电型的第二半导体区；与第二半导体区的和第一半导体区相反的表面接触、且具有比第二半导体区高的电阻率的第二导电型的第三半导体区；选择性地设置在第三半导体区的和第二半导体区相反的表面层中的第一导电型的第四半导体区；设置在第四半导体区中、且具有比第三半导体区低的电阻率的第二导电型的第五半导体区；隔着栅绝缘膜在置于第三半导体区和第五半导体区之间的第四半导体区的表面上形成的栅电极；使第四半导体区和第五半导体区电连接的第一电极；与第一半导体区的其他表面接触的第二电极；至少由第一半导体区、第二半导体区、以及第三半导体区构成、且设置在芯片的比芯片的外周薄的内周中的有源区；设置成比有源区更接近于芯片的外周的端接结构；以及选择性地设置在端接结构中且在从第三半导体区的和第二半导体区相反的表面到第二半导体区的第一深度方向上设置在与第二电极基本相同的位置处的绝缘区。
根据本发明的半导体器件还包括：选择性地设置在第三半导体区的和第二半导体区相反的表面层中、且覆盖第四半导体区的接近于第二半导体区的表面的第二导电型的第六半导体区。栅电极可隔着栅绝缘膜设置在第三半导体区、第六半导体区、第四半导体区、以及第五半导体区的表面上。
为了解决上述问题并实现本发明的目的，根据本发明的半导体器件包括：第一导电型的第一半导体区；与第一半导体区的一个表面接触的第二导电型的第二半导体区；与第二半导体区的和第一半导体区相反的表面接触、且具有比第二半导体区高的电阻率的第二导电型的第三半导体区；选择性地设置在第三半导体区的和第二半导体区相反的表面层中的第一导电型的第四半导体区；经由第四半导体区到达第三半导体区的沟槽；沿着沟槽的侧壁和底部设置的栅绝缘膜；埋入栅绝缘膜的栅电极；设置在第四半导体区中以与沟槽的侧壁上的栅绝缘膜接触、且具有比第三半导体低的电阻率的第二导电型的第五半导体区；使第四半导体区和第五半导体区电连接的第一电极；与第一半导体区的其他表面接触的第二电极；至少由第一半导体区、第二半导体区、以及第三半导体区构成、且设置在芯片的比芯片的外周薄的内周中的有源区；设置成比有源区更接近于芯片的外周的端接结构；以及选择性地设置在端接结构中且在从第三半导体区的和第二半导体区相反的表面到第二半导体区的第一深度方向上设置在与第二电极基本相同的位置处的绝缘区。
在根据本发明的半导体器件中，第一半导体区和第二半导体区可被设置成从有源区延伸到端接结构，并且第一深度方向上的从第三半导体区的和第二半导体区相反的表面起的绝缘区的位置可与有源区中的第一深度方向上的从第三半导体区的和第二半导体区相反的表面起的第二电极的位置基本相同。
在根据本发明的半导体器件中，第二半导体区可被设置成从有源区延伸到端接结构，并且有源区中的第一深度方向上的第二半导体区的深度可小于端接结构中的第一深度方向上的第二半导体区的深度。
在根据本发明的半导体器件中，有源区中的第一深度方向上的第二半导体区的深度可大于或等于1.5μm。
在根据本发明的半导体器件中，芯片的其中设置有端接结构的外周的厚度可大于80μm。
在根据本发明的半导体器件中，端接结构可包括：选择性地设置在第三半导体区的和第二半导体区相反的表面层中的第一导电型的多个第七半导体区；分别电连接到多个第七半导体区的多个场板区；选择性地设置在与第二半导体区相反且比第七半导体区更接近于芯片的外周以使其与第七半导体区分离的第三半导体区的表面层的一部分中、并且具有比第三半导体区小的电阻率的第二导电型的第八半导体区；以及与第八半导体区接触的场板。
在根据本发明的半导体器件中，场板区可由多晶硅制成。
为了解决上述问题并实现本发明的目的，根据本发明的半导体器件包括：第一导电型的第一半导体区；与第一半导体区的一个表面接触的第二导电型的第三半导体区；选择性地设置在第三半导体区的和第一半导体区相反的表面层中的第一导电型的第四半导体区；设置在第四半导体区中、且具有比第三半导体区低的电阻率的第二导电型的第五半导体区；隔着栅绝缘膜在置于第三半导体区和第五半导体区之间的第四半导体区的表面上形成的栅电极；使第四半导体区和第五半导体区电连接的第一电极；与第一半导体区的其他表面接触的第二电极；至少由第一半导体区和第三半导体区构成、且设置在芯片的比芯片的外周薄的内周中的有源区；设置成比有源区更接近于芯片的外周的端接结构；以及选择性地设置在端接结构中且在从第三半导体区的和第一半导体区相反的表面到第一半导体区的第一深度方向上设置在与第二电极基本相同的位置处的绝缘区。
根据本发明的半导体器件还可包括：选择性地设置在第三半导体区的和第一半导体区相反的表面层中、且覆盖第四半导体区的接近于第一半导体区的表面的第二导电型的第六半导体区。栅电极可隔着栅绝缘膜设置在第三半导体区、第六半导体区、第四半导体区、以及第五半导体区的表面上。
为了解决上述问题并实现本发明的目的，根据本发明的半导体器件包括：第一导电型的第一半导体区；与第一半导体区的一个表面接触的第二导电型的第三半导体区；选择性地设置在第三半导体区的和第一半导体区相反的表面层中的第一导电型的第四半导体区；经由第四半导体区到达第三半导体区的沟槽；沿着沟槽的侧壁和底部设置的栅绝缘膜；埋入栅绝缘膜的栅电极；设置在第四半导体区中以与沟槽的侧壁上的栅绝缘膜接触、且具有比第三半导体低的电阻率的第二导电型的第五半导体区；使第四半导体区和第五半导体区电连接的第一电极；与第一半导体区的其他表面接触的第二电极；至少由第一半导体区和第三半导体区构成、且设置在芯片的比芯片的外周薄的内周中的有源区；设置成比有源区更接近于芯片的外周的端接结构；以及选择性地设置在端接结构中且在从第三半导体区的和第一半导体区相反的表面到第一半导体区的第一深度方向上设置在与第二电极基本相同的位置处的绝缘区。
在根据本发明的半导体器件中，第一半导体区和第二半导体区可被设置成从有源区延伸到端接结构，并且第一深度方向上的从第三半导体区的和第一半导体区相反的表面起的绝缘区的位置可与有源区中的第一深度方向上的从第三半导体区的和第一半导体区相反的表面起的第二电极的位置基本相同。
根据本发明的半导体器件还可包括：设置在第三半导体区中以在从第一半导体区的另一表面到第三半导体区的第二深度方向上比第一半导体区深且与绝缘区重叠的第一导电型的第九半导体区。
在根据本发明的半导体器件中，芯片的其中设置有端接结构的外周的厚度可大于80μm。
在根据本发明的半导体器件中，端接结构可包括：选择性地设置在第三半导体区的和第二半导体区相反的前表面层中的第一导电型的多个第七半导体区；电连接到多个第七半导体区的多个场板区；选择性地设置在和第一半导体区相反且比第七半导体区更接近于芯片的外周以与第七半导体区分离的第三半导体区的表面层的一部分中、并且与第九半导体区接触的第一导电型的第十半导体区；以及与第十半导体区接触的场板。
在根据本发明的半导体器件中，场板区可由多晶硅制成。
为了解决上述问题并实现本发明的目的，一种半导体器件的制造方法具有如下特性，该半导体器件包括设置在芯片的比芯片的外周薄的内周中的有源区。首先，执行在第一导电型的第一晶片的主表面上形成绝缘区。然后，执行在第二导电型的第二晶片的主表面的前表面层中形成第二导电型半导体区。然后，执行接合第一晶片的其上形成有绝缘区的表面以及第二晶片的其上形成有第二导电型半导体区的表面。然后，执行使用热处理来组合所接合的第一和第二晶片。
为了解决上述问题并实现本发明的目的，一种半导体器件的制造方法具有如下特性，该半导体器件包括设置在芯片的比芯片的外周薄的内周中的有源区。首先，执行在第一导电型的第一晶片的主表面上形成绝缘区。然后，执行在第二导电型的第二晶片的主表面的芯片的外周的表面层中形成第一导电型半导体区。然后，执行接合第一晶片的其上形成有绝缘区的表面以及第二晶片的其上形成有第一导电型半导体区的表面。然后，执行使用热处理来组合所接合的第一和第二晶片。
根据本发明的半导体器件的制造方法还可包括：在与第一晶片组合的第二晶片的和第一晶片相反的主表面的有源区中形成表面元件结构。
根据本发明的半导体器件的制造方法还可包括：执行湿法蚀刻以选择性地去除与第二晶片组合的第一晶片中的对应于表面元件结构的部分。
根据本发明，其厚度大于有源区中的芯片的厚度的各部分（在下文中称为肋部）可设置在每一芯片的外周中，其中多个元件排列在晶片中以包围有源区。具体地，例如，肋部沿着晶片的擦洗线（scrub line）排列成栅格形状。因此，即使当有源区中的芯片的厚度减小到获取期望击穿电压所需的设计值时，设置在芯片的外周中的肋部也可缓和晶片上的应力集中。由此，与其中肋部只在晶片的外周中形成的根据现有技术的晶片相比，晶片不太可能破裂。
根据本发明，由于有源区中的芯片的厚度可减小到获取期望击穿电压所需的设计值，因此有可能改进元件的导通损耗和开关损耗之间的折衷关系。
根据本发明，例如在形成元件的表面元件结构之前，形成第二半导体区。因此，当第一晶片和第二晶片彼此接合时且当例如形成元件的表面元件结构时，有可能热扩散第二半导体区。因此，与其中在晶片上形成元件后、晶片被减薄且在薄晶片中形成第二半导体区的现有技术相比，有可能增加第二半导体区的扩散深度。由此，有可能降低由于现有技术中的薄第二半导体区而发生的漏电流。
根据本发明，例如在形成元件的表面元件结构之前，形成第九半导体区。因此，有可能减少形成穿过第三半导体区的第一导电型隔离区所需的热扩散时间，从而形成用于维持反向击穿电压的结构。以此方式，有可能减少由在高温下长时间地执行的热扩散引起的晶体缺陷。
根据本发明，在晶片切割之前对晶片执行的电特性试验中，由于肋部设置在芯片中的每一个的外周中，其中多个元件排列在晶片中，因此设置在有源区中的第一半导体区或第二半导体区不与其上放置有晶片的支承部接触。因此，有可能防止第一半导体区或第二半导体区受损。以此方式，有可能防止该元件的击穿电压或漏电流特性的劣化。
发明效果
根据本发明的半导体器件以及半导体器件的制造方法，有可能改进机械强度。另外，根据本发明的半导体器件以及半导体器件的制造方法，有可能减少导通损耗和开关损耗。此外，根据本发明的半导体器件以及半导体器件的制造方法，有可能改进成品率。
附图说明
图1是示出根据第一实施例的半导体器件的结构的截面图。
图2是示出正在制造的根据第一实施例的半导体器件的截面图。
图3是示出正在制造的根据第一实施例的半导体器件的截面图。
图4是示出正在制造的根据第一实施例的半导体器件的截面图。
图5是示出正在制造的根据第一实施例的半导体器件的截面图。
图6是示出正在制造的根据第一实施例的半导体器件的截面图。
图7是示出正在制造的根据第一实施例的半导体器件的截面图。
图8是示出正在制造的根据第一实施例的半导体器件的截面图。
图9是示出正在制造的根据第一实施例的半导体器件的截面图。
图10是示出正在制造的根据第一实施例的半导体器件的截面图。
图11是示出正在制造的根据第一实施例的半导体器件的截面图。
图12是示出正在制造的根据第一实施例的半导体器件的截面图。
图13是示出正在制造的根据第一实施例的半导体器件的截面图。
图14是示出正在制造的根据第一实施例的半导体器件的截面图。
图15是示出正在制造的根据第一实施例的半导体器件的截面图。
图16是示出正在制造的根据第一实施例的半导体器件的截面图。
图17是示出正在制造的根据第一实施例的半导体器件的截面图。
图18是示出根据第一实施例的半导体器件的杂质浓度分布的特性图。
图19是示出根据第一实施例的半导体器件的击穿电压特性的特性图。
图20是示出用于使根据第一实施例的半导体器件的截止的模拟电路的电路图。
图21是示出根据第一实施例的半导体器件的浪涌电压和栅极电阻之间的关系的特性图。
图22是示出根据第一实施例的半导体器件的浪涌电压和栅极电阻之间的关系的特性图。
图23是示出根据本发明第三实施例的半导体器件的结构的截面图。
图24是示出正在制造的根据第三实施例的半导体器件的截面图。
图25是示出正在制造的根据第三实施例的半导体器件的截面图。
图26是示出正在制造的根据第三实施例的半导体器件的截面图。
图27是示出正在制造的根据第三实施例的半导体器件的截面图。
图28是示出正在制造的根据第三实施例的半导体器件的截面图。
图29是示出正在制造的根据第三实施例的半导体器件的截面图。
图30是示出正在制造的根据第三实施例的半导体器件的截面图。
图31是示出正在制造的根据第三实施例的半导体器件的截面图。
图32是示出根据第三实施例的半导体器件的击穿电压特性的特性图。
图33是示出根据第三实施例的半导体器件的击穿电压特性的特性图。
图34是示出根据现有技术的IGBT的结构的截面图。
图35是示出根据现有技术的RB-IGBT的结构的截面图。
图36是示出正在制造的根据现有技术的半导体器件的截面结构的截面图。
图37是示出正在制造的根据现有技术的半导体器件的截面结构的截面图。
图38是示出正在制造的根据现有技术的半导体器件的截面结构的截面图。
具体实施方式
在下文中，将参考附图详细描述根据本发明的示例性实施例的半导体器件及其制造方法。在说明书和附图中，在附加有“n”或“p“的层和区中，电子和空穴是指多数载流子。另外，添加到n或p的符号“+”和“-”是指杂质浓度比没有这些符号的层或者区的浓度高和低。在以下实施例和附图的描述中，相同的组件由相同的附图标记表示，并且其描述将不再重复。
（第一实施例）
图1是示出根据本发明第一实施例的半导体器件的结构的截面图。根据第一实施例的半导体器件是具有平面结构的场阻断绝缘栅双极晶体管(FS-IGBT)。如图1所示，根据第一实施例的半导体器件包括端接结构26和有源区27，端接结构26减小作为n型(第二导电型)半导体基板的n-漂移区(第三半导体区)2的一个主表面(在下文中称为第一主表面)的电场并维持击穿电压，当半导体器件导通时电流在有源区27中流动。
端接结构26设置在其中设置有FS-IGBT的芯片的外周中，其在有源区27的外侧。此外，端接结构26与有源区27接触并且包围有源区27。有源区27设置在芯片的内周中，其厚度t21小于芯片的外周的厚度t22，在该芯片的外周中设置有端接结构26。端接结构26可设置为从芯片外周的比芯片内周厚的部分延伸到芯片内周的薄的部分，或者它可以只设置在芯片外周的比芯片内周厚的部分上。
芯片外周的比芯片内周厚的部分设置为从端接结构26延伸到芯片外周中的切割线。在与从n-漂移区2的一个主表面(第一主表面)到另一主表面(在下文中称为第二主表面)的方向(在下文中称为第一深度方向)垂直的方向上，包括切割线宽度(约100μm)的芯片外周的比芯片内周厚的部分的宽度为在整个芯片中例如300μm。优选的是，芯片的外周的厚度大于例如80μm。
n场阻断区(第二半导体区)4设置在n-漂移区2的第二主表面上，以从有源区27延伸到端接结构26。n-漂移区2的电阻率高于n场阻断区4的电阻率。在有源区27中，n场阻断区4在第一深度方向上的从n-漂移区2的第一主表面起的深度小于在端接结构27中n场阻断区4在第一深度方向上的从n-漂移区2的第一主表面起的深度。在有源区27中，n场阻断区4在第一深度方向上的深度大于或等于例如1.5μm。
在有源区27中，n场阻断区4的厚度t11小于在端接结构27中n场阻断区4的厚度t12。具体而言，n-漂移区2和n场阻断区4之间的界面在第一深度方向上从n-漂移区2的第一主表面起的位置从有源区27到端接结构26是相同的。在端接结构26中，n场阻断区4的与n-漂移区2相反的表面在第一深度方向上从n-漂移区2的第一主表面起的位置比在有源区27中的深。
在有源区27中，p集电极区(第一半导体区)11设置在n场阻断区4的与n-漂移区2相反的前表面上。集电电极(第二电极)12与p集电极区11的与n场阻断区4相反的表面接触。p集电极区11和集电电极12被设置成从有源区27延伸到端接结构26。在端接结构26中，氧化硅膜(绝缘区)3设置在n场阻断区4和p集电极区11之间。
氧化硅膜3与n场阻断区4接触。第一深度方向上的从n-漂移区2的第一主表面起的氧化硅膜3的第一位置L1与有源区27中的第一深度方向上的从n-漂移区2的第一主表面起的集电电极12的位置L2基本相同。此外，作为p型(第一导电型)半导体基板的p型区1设置在氧化硅膜3和p集电极区11之间，p型区1的一个主表面(在下文中称为第一主表面)与氧化硅膜3接触，另一主表面(在下文中称为第二主表面)与p集电极区11接触。由于p型区1设置在端接结构26中，因此如上所述，芯片的外周比芯片的内周厚。
在有源区27中，在n-漂移区2的第一主表面上形成FS-IGBT的表面元件结构，包括例如p基极区(第四半导体区)5、n+发射极区(第五半导体区)6、p+基极接触区10、n空穴阻挡区(第六半导体区)13、栅绝缘膜7、栅电极8以及发射电极(第一电极)9。表面元件结构、n-漂移区2、n场阻断区4、p集电极区11以及集电电极12构成有源区27的单位单元。
具体而言，p基极区5和n空穴阻挡区13选择性地设置在n-漂移区2的第一主表面的前表面层中。n空穴阻挡区13与p基极区5接触并且覆盖p基极区5的接近于n场阻断区4的表面。n+发射极区6和p+基极接触区10选择性地设置在p基极区5的与n场阻断区4相反(在下文中称为“接近于第一主表面”)的前表面层中。n+发射极区6的电阻率小于n-漂移区2的电阻率。p+基极接触区10与n+发射极区6接触并且覆盖n+发射极区6的接近于n场阻断区4的表面。p+基极接触区10的电阻率小于p基极区5的电阻率。
栅电极8隔着栅绝缘膜7设置在介于n-漂移区2和n+发射极区6之间的p基极区5的前表面(n-漂移区2的与n场阻断区4相反的表面)上。具体而言，栅绝缘膜7形成在n-漂移区2、n空穴阻挡区13、p基极区5以及n+发射极区6的表面上，而栅电极8设置在栅绝缘膜7上。发射电极9与n-漂移区2的第一主表面侧上的p基极区5和n+发射极区6接触，并且使p基极区5和n+发射极区6电断开。发射电极9通过间层绝缘膜16与栅电极8绝缘。
在端接结构26中，用于维持FS-IGBT的击穿电压的结构设置在n-漂移区2的第一主表面中。具体而言，多个浮置的p区(场限制环和第七半导体区)14选择性地设置在n-漂移区2的第一主表面的前表面层中。此外，多个场板区17设置在n-漂移区2的第一主表面上。每个场板区17电连接到电阻率小于场限制环14的p+型区，并且设置在场限制环14的第一主表面侧的前表面层中。场板区17由多晶硅制成。
n+区(第八半导体区)15设置在n-漂移区2的第一主表面的前表面层中，从而与场板区17分离。n+区15被设置成比场板区17更接近于芯片的外周。n+区15的电阻率小于n-漂移区2的电阻率。场板18与n+区15接触。每个场板区17通过层间绝缘膜与场板18绝缘。如此，场限制环14、n+区15、场板区17和场板18构成FS-IGBT的端接结构26。
接着，将描述图1中所示的FS-IGBT的制造方法。图2至17是示出正在制造的根据第一实施例的半导体器件的截面图。首先，如图2所示，制备通过例如切克劳斯基(Czochralski，CZ)法制造的p型半导体晶片(在下文中称为CZ晶片；第一晶片)。p型CZ晶片(在下文中称为p型CZ晶片1)是作为ｐ型区1的ｐ型半导体基板。然后，通过热氧化法或沉积法在ｐ型CZ晶片1的第一主表面上形成氧化硅膜3。氧化硅膜3的厚度可在例如100nm至300nm的范围内。
然后，如图3所示，与p型CZ晶片1分离地制备通过例如FZ法制造的n型FZ晶片(第二晶片)。n型FZ晶片(在下文中称为n型FZ晶片2)是形成n-漂移区2的n型半导体基板。n型FZ晶片2的电阻率可在13Ω·cm至20Ω·cm的范围内。然后，在n型FZ晶片2的第二主表面上形成屏蔽氧化膜31。屏蔽氧化膜31的厚度可为例如约30nm。
然后，将诸如砷(As)离子或锑(Sb)离子的n型杂质离子通过屏蔽氧化膜31注入到n型FZ晶片2的第二主表面中。然后，如图4所示，进行热退火工艺以在n型FZ晶片2的第二主表面中形成n场阻断区(第二导电型半导体区)4。形成n场阻断区4的离子注入条件可为例如1×1012cm-2至3×1012cm-2的剂量以及100KeV的加速能量。
例如，用于形成n场阻断区4的热退火工艺可在氮气(N)气氛中在900°C的温度下执行30分钟。用于形成n场阻断区4的热退火工艺有可能防止n型FZ晶片2的表面形态劣化。然后，去除在n型FZ晶片2的第二主表面上的屏蔽氧化膜31。
然后，如图5所示，p型CZ晶片1的其上形成有氧化硅膜3的第一主表面接合到n型FZ晶片2的其中形成有n场阻断区4的第二主表面。在这种情况下，p型CZ晶片1的第一主表面和n型FZ晶片2的第二主表面隔着在n型FZ晶片2的n场阻断区4上形成的自然氧化膜以弱力彼此接合。然后，对通过使n型FZ晶片2与p型CZ晶片1接合而获得的SOI(绝缘体上硅)晶片进行热退火工艺。以此方式，强化n型FZ晶片2与p型CZ晶片1之间的接合。
通过用于使p型CZ晶片1与n型FZ晶片2接合的热退火工艺，使n场阻断区4热扩散。以此方式，n场阻断区4的扩散深度大于在进行用于使p型CZ晶片1与n型FZ晶片2接合的热退火工艺之前的扩散深度。例如，用于使p型CZ晶片1与n型FZ晶片2接合的热退火工艺可在氮气气氛或氩气(Ar)气氛中在1000°C至1200°C的温度下进行两个小时。
然后，如图6所示，从n型FZ晶片2一侧上的主表面(在下文中简称为n型FZ晶片2的第一主表面)起研磨通过使p型CZ晶片1与n型FZ晶片2接合获得的SOI晶片，直至n型FZ晶片2具有预定厚度t1。例如，当制造击穿电压等级为400V的FS-IGBT时，n型FZ晶片2的厚度t1减小到40μm。以此方式，完成其中层叠p型CZ晶片1、氧化硅膜3和n型FZ晶片2的SOI晶片。
然后，如图7所示，在有源区中，用一般方法在n型FZ晶片2的第一主表面上形成FS-IGBT的表面元件结构20，其包括例如p基极区5、n+发射极区6、p+基极接触区10、n空穴阻挡区13、栅绝缘膜7、栅电极8和发射电极9。在端接结构中，用一般方法在n型FZ晶片2的第一主表面上形成一结构，该结构包括例如场限制环14、n+区15、场板区17和场板18并且维持FS-IGBT的击穿电压。
通过用于形成FS-IGBT的表面元件结构20和用于维持击穿电压的结构的热处理，使在n型FZ晶片2和p型CZ晶片1之间的界面处形成的n场阻断区4热扩散，并且n场阻断区4的扩散深度增加。然后，在n型FZ晶片2的其上例如形成有表面元件结构20的整个第一主表面上形成诸如聚酰亚胺膜或氮化膜的钝化膜(未示出)。然后，蚀刻钝化膜，以暴露表面元件结构20的电极区并形成电极焊盘区。
然后，如图8所示，保护抗蚀剂32施加到n型FZ晶片2的其上例如形成有表面元件结构20的整个第一主表面上。然后，对保护抗蚀剂32进行改性和硬化，并且将背部研磨带(BG带)33附连到保护抗蚀剂32。此时，如图9所示，SOI晶片的n型FZ晶片2通过保护抗蚀剂32附连到BG带33，其中表面元件结构20形成在n型FZ晶片2的第一主表面中的每个元件形成区中，每个元件形成区在晶片被切割成芯片时将成为单个芯片。
然后，如图10所示，研磨SOI晶片在p型CZ晶片1一侧上的主表面(在下文中简称为p型CZ晶片1的第二主表面)，以使SOI晶片的厚度t2大于80μm，例如，直至厚度t2为100μm。然后，从n型FZ晶片2的第一主表面去除BG带33，并清洗SOI晶片。然后，蚀刻p型CZ晶片1的第一主表面，以使p型CZ晶片1的厚度为例如约5μm至20μm。
然后，在p型CZ晶片1的第一主表面上形成具有使p型CZ晶片1的有源区暴露的开口的抗蚀剂掩模34。以此方式，如图11所示，与在n型FZ晶片2的第一主表面上形成的表面元件结构20相反的p型CZ晶片1的第二主表面的部分通过抗蚀剂掩模34的开口暴露。然后，如图12所示，使用抗蚀剂掩模34作为掩模进行各向异性湿法蚀刻，以形成从p型CZ晶片1的第二主表面延伸到氧化硅膜3的凹槽35。即，氧化硅膜3用作蚀刻终止层。通过用于形成凹槽35的各向异性蚀刻在p型CZ晶片1中形成多个凹槽35，这些凹槽具有其中在截面图中第二主表面比第一主表面长的梯形形状。在p型CZ晶片1中形成的凹槽35使得在完成FS-IGBT之后有源区中的芯片厚度小于端接结构中的芯片厚度。用于形成凹槽35的蚀刻中使用的溶液可包括例如氢氧化四甲铵(TMAH)溶液作为主要成分。然后，去除用于形成凹槽35的抗蚀剂掩模34。
然后，如图13所示，进行湿法蚀刻以去除从凹槽35的底部暴露的氧化硅膜3。此时，如图14所示，与在n型FZ晶片2的第一主表面上形成的表面元件结构20相反的n型FZ晶片2的第二主表面的部分从每个凹槽35的底部暴露。此外，如图15所示，去除从凹槽35的底部暴露的氧化硅膜3，并且氧化硅膜3设置在有源区27中第一深度方向上从n-漂移区2的第一主表面起的第一位置L1处。然后，去除覆盖n型FZ晶片2的第一主表面的保护抗蚀剂32，并清洗SOI晶片。
然后，将硼(B)离子注入到SOI晶片的在p型CZ晶片1一侧上的整个表面中，即p型CZ晶片1的第二主表面、p型CZ晶片1的从凹槽35的侧壁暴露的表面以及n型FZ晶片2的从凹槽35的底部暴露的第二主表面。然后，对SOI晶片的在p型CZ晶片1一侧上的整个表面进行激光退火工艺，以激活注入到SOI晶片的在p型CZ晶片1一侧上的整个表面中的硼。以此方式，如图16所示，在SOI晶片的在p型CZ晶片1一侧的整个表面中形成p集电极区11。
由于在n型FZ晶片2从凹槽35的底部暴露的第二主表面中形成p集电极区11，因此在有源区27中的n场阻断区4的厚度t11小于在端接结构26中的n场阻断区4的厚度t12。形成p集电极区11的离子注入条件可为例如5×1012cm-2至1.5×1013cm-2的剂量以及30KeV至60KeV的加速能量。例如，可用波长为532nm的YAG激光器以1.0J/cm2至2.0J/cm2的能量密度进行用于形成p集电极区11的激光退火工艺。
然后，在SOI晶片的在p型CZ晶片1一侧上的整个表面上沉积形成集电电极12的金属电极材料。以此方式，集电电极12设置在有源区27中第一深度方向上从n-漂移区2的第一主表面起的第二位置L2处。然后，对沉积在SOI晶片的在p型CZ晶片1一侧上的整个表面上的金属电极材料进行热退火，以在p集电极区11的整个表面上形成集电电极12。用于形成集电电极12的热退火工艺可例如在惰性气氛中在180°C至330°C的温度下进行。以此方式，如图17所示，在SOI晶片中形成图1中所示的多个FS-IGBT。然后，沿切割线36将SOI晶片切割成单个芯片。以此方式，完成图1所示的FS-IGBT。
接着，将描述图1中所示的FS-IGBT的电特性。首先，将描述p集电极区11的杂质浓度分布。图18是示出根据第一实施例的半导体器件的杂质浓度分布的特性图。图18示出当在以下条件下形成n场阻断区4和p集电极区11时p集电极区11附近的杂质浓度分布。在用于形成n场阻断区4的离子注入中，掺杂剂是锑(Sb)，其剂量是3×1012cm-2。在用于形成p集电极区11的离子注入中，掺杂剂是硼，其剂量是1×1013cm-2，并且加速能量是45KeV。
以1.4J/cm2的能量密度进行用于形成p集电极区11的激光退火工艺。然后，测量p集电极区11附近的杂质浓度。在图18中，集电电极12和p集电极区11之间的界面的深度为0(水平轴)。图18所示的锑浓度分布是模拟结果。图18所示的硼浓度分布是通过扩展薄层电阻法获得的测量结果。净掺杂浓度的分布是n-漂移区2的电阻率为17Ω·cm时的净掺杂浓度。图18所示的结果证明，由锑制成的n场阻断区4的深度为约3.8μm，并且其激活率为大约100%。
Tokura，Norihito等人的“Milestones Achieved in IGBT Development over theLast25Years(1984to2009)”(图8)，IEEE J Transaction on AI，第131卷，第1期，2011年，第1-8页揭示了一种结构，其中即使在离子注入的加速能量为620KeV时，通过将磷(P)离子注入薄晶片而形成的根据现有技术的n场阻断区的范围为约0.8μm。此外，即使在用于隔着p集电极区形成在n场阻断区表面上的集电电极的热退火工艺的加热温度为450°C(该温度是集电电极可允许的极限温度)时，n场阻断区的激活率也不大于约20%。
此外，Thomas Gutt等人，“Deep melt activation using laser thermal annealingfor IGBT thin wafer technology”(图5)，Proceedings of The22nd InternationalSymposium on Power Semiconductor Devices&IC's，2011年，第29-32页揭示了一种结构，其中即使在激光器的波长λ为306nm且能量密度为3.7J/cm2时，硅熔化深度为小于或等于250nm。在比熔化深度更深的部分，磷的激活率快速降低。因此，根据第一实施例的半导体器件的制造方法，与其中在形成表面元件结构之后形成n场阻断区的现有技术相比，可形成具有较大熔化深度的n场阻断区。
接着，将描述根据第一实施例的FS-IGBT的击穿电压和n-漂移区2的电阻率。图19是示出根据第一实施例的半导体器件的击穿电压特性的特性图。图19示出当有源区的半间距(从有源区和端接结构26的界面到有源区27与界面相反的端部的距离)为15μm且用于形成n空穴阻挡区13的离子注入的剂量为2×1012cm-2时的元件击穿电压和n-漂移区2的电阻率。假设从氧化硅膜3到元件的前表面(n型FZ晶片的第一主表面)的距离TSUB为37μm。在达到温度范围下限-40°C的情况下保证击穿电压、从氧化硅膜3到元件前表面的距离TSUB的变化范围为从-3μm至+3μm、并且n-漂移区2的电阻率的变化范围为从-8%至+8%时，确认n-漂移区2的平均厚度为40μm，并且n-漂移区2的平均电阻率ρ为17Ω·cm-2。
随着将成为n-漂移区2的n型FZ晶片的厚度减小，在导通状态中存储在n-漂移区2中的电荷量将减少。因此，当元件截止时的电流变化di/dt增大，并且通过电路的寄生电感使集电极和发射极之间的雪崩电压增大。因此，有必要将元件的峰值电压降低为小于或等于击穿电压。接着，将描述当元件截止时的浪涌电压和栅极电阻。
图20是示出用于使根据第一实施例的半导体器件截止的模拟电路的电路图。图21是示出根据第一实施例的半导体器件的浪涌电压和栅极电阻之间的关系的特性图。浪涌电压是雪崩电压和总线电压之差。如图20所示，作为根据第一实施例的半导体器件，IGBT41连接到模拟电路。在以下条件下测量截止特性：总线电压VBUS=200V；峰值电流Ipk=25A；寄生电感Ls=80nH；结温Tj=150°C；从氧化硅膜3到元件前表面的距离TSUB为40°C；以及n-漂移区2的电阻率ρ为17Ω·cm-2。
如图19所示，优选的是，当考虑以下因素时，在具有图1中所示的平面结构的IGBT中，有源区27的额定电流密度小于或等于270A/cm2并且一般由多晶硅制成的栅极的电阻Rg大于或等于40Ω：n-漂移区2的电阻率的范围的下限、从氧化硅膜3到元件前表面的距离TSUB的范围的下限、在150°C的结温Tj下的击穿电压为约520V；以及当高于或等于额定电流的电流截止时的动态击穿电压低于静态击穿电压。此外，与其击穿电压等级对应于较大基板厚度的元件相比，需要减小电路的寄生电感。
接着，将描述额定电流密度、截止损耗Eoff和导通电压Von之间的关系。图22是示出根据第一实施例的半导体器件的浪涌电压和栅极电阻之间的关系的特性图。在以下条件下测量截止特性：结温Tj=150°C；从氧化硅膜3到元件前表面的距离TSUB为40μm；n-漂移区2的电阻率ρ为17Ω·cm-2，并且额定电流为150A。图22所示的结果证明：当额定电流密度在175A/cm2至275A/cm2的范围内时，截止损耗Eoff小于或等于22μJ/A/脉冲，并且导通电压Von小于或等于2.1。
如上所述，根据第一实施例的半导体器件，端接结构26中的芯片厚度t22大于有源区27中的芯片厚度t21。因此，其厚度大于有源区27中的芯片的厚度的各部分（在下文中称为肋部）可设置在每一芯片的外周中，其中多个元件排列在晶片中以包围有源区27。具体地，例如，肋部沿着晶片的擦洗线（scrubline）排列成栅格形状。肋部的从芯片外周到芯片内周的宽度为例如约30μm，其包括整个芯片中端接结构和擦洗线的宽度。此外，肋部的厚度可大于或等于例如80μm，该厚度是在减薄晶片时晶片厚度的极限值(极限厚度)。因此，即使当有源区27中的芯片的厚度减小到获取期望击穿电压所需的设计值时，设置在芯片的外周中的肋部也可缓和晶片上的应力集中。由此，与其中肋部只在晶片的外周中形成的根据现有技术的晶片相比，晶片不太可能破裂。因此，有可能改善晶片的机械强度。
根据本发明，由于有源区27中的芯片的厚度可减小到获取期望击穿电压所需的设计值，因此有可能改进元件的导通损耗和开关损耗之间的折衷关系。因此，有可能降低导通损耗和开关损耗。
根据本发明，例如在形成元件的表面元件结构20之前，形成n场阻断区4。因此，在p型CZ晶片1接合至n型FZ晶片2时并且在例如形成元件的表面元件结构20时，有可能使n场阻断区4热扩散。因此，与其中在晶片中形成表面元件结构20后、晶片被减薄且在薄晶片中形成n场阻断区4的现有技术相比，有可能增加n场阻断区4的扩散深度。由此，有可能降低由于现有技术中的薄n场阻断区4而发生的漏电流。有可能降低导通损耗和开关损耗。
根据本发明，由于肋部设置在芯片中的每一个的外周中，其中多个元件排列在晶片中，因此在晶片切割时对晶片执行的电特性试验中，设置在有源区27中的p集电极区11或集电电极12不与其上放置有晶片的支承部接触。因此，有可能防止p集电极区11或集电电极12受损。以此方式，有可能防止该元件的击穿电压或漏电流特性的劣化。因此，有可能改善元件的成品率。
（第二实施例）
将描述根据第二实施例的半导体器件。根据第二实施例的半导体器件与根据第一实施例的半导体器件的不同之处在于IGBT具有作为沟槽结构的表面元件结构。
在根据第二实施例的半导体器件中，p基极区选择性地设置在有源区中n-漂移区2的第一主表面的表面层中。沟槽被设置成从p基极区的接近于第一主表面的表面通过p基极区延伸到n-漂移区2。栅绝缘膜沿着沟槽的侧壁和底部设置。栅电极被埋入栅绝缘膜。n+发射极区选择性地设置在p基极区中。n+发射极区被设置成在沟槽的侧壁上与栅绝缘膜接触。
根据第二实施例的半导体器件类似于根据第一实施例的半导体器件，不同之处在于表面元件结构是栅结构。在根据第二实施例的半导体器件的制造方法中，在根据第一实施例的半导体器件中形成表面元件结构时，通过一般方法形成栅结构。根据第二实施例的半导体器件的制造方法类似于根据第一实施例的半导体器件的制造方法，其不同之处在于形成作为栅结构的表面元件结构的工艺。
如上所述，根据第二实施例的半导体器件，有可能获取与根据第一实施例的半导体器件相同的效果。由于表面元件结构是栅结构，因此有可能降低截止损耗Eoff和导通电压Von。
（第三实施例）
接着，将描述根据第三实施例的半导体器件。图23是示出根据本发明第三实施例的半导体器件的结构的截面图。根据第三实施例的半导体器件与根据第一实施例的半导体器件的不同之处在于其具有用于维持反向击穿电压的结构。
根据第三实施例的半导体器件是反向阻断IGBT(RB-IGBT)。如图23所示，在根据第三实施例的半导体器件中，p集电极区11设置在有源区27中n-漂移区2的第二主表面中。n场阻断区4被设置在n-漂移区2和p集电极区11之间。
在端接结构26中，第一p+扩散分离层(第九半导体区)24A设置在n-漂移区2的第二主表面的表面层中，从而在从p集电极区11到n-漂移区2的方向(在下文中称为第二深度方向)上比p集电极区11更深并且与氧化硅膜3重叠。第一p+扩散分离层24A与氧化硅膜3的接近于n-漂移区2的整个表面接触。
在端接结构26中，第二p+扩散分离层(第十半导体区)24B设置在n-漂移区2的第一主表面的表面层中，从而与场板区17分离并且与第一p+扩散分离层24A接触。第二p+扩散分离层24B被设置成比场板区17更接近于芯片的外周。场板18与第二p+扩散分离层24B接触。第一p+扩散分离层24A和第二p+扩散分离层24B使得有可能获得反向击穿电压。根据第三实施例的半导体器件类似于根据实施例的半导体器件，不同之处在于第一p+扩散分离层24A和第二p+扩散分离层24B。
接着，将描述图23中所示的RB-IGBT的制造方法。图24至31是示出正在制造的根据第三实施例的半导体器件的截面图。首先，如图24所示，类似于第一实施例，在例如作为p型区1的p型CZ晶片(在下文中称为p型CZ晶片1)的第一主表面上形成氧化硅膜3-1。氧化硅膜3-1的厚度可在例如100nm至300nm的范围内。然后，如图25所示，类似于第一实施例，例如，与p型CZ晶片1分离地制备n型FZ晶片(在下文中称为n型FZ晶片2)。然后，在n型FZ晶片2的第二主表面上形成屏蔽氧化膜3-2。屏蔽氧化膜3-2的厚度可为例如约30nm。
然后，在n型FZ晶片2的第二主表面上形成具有用于形成p+扩散分离层(第一导电型半导体区)24A的开口的抗蚀剂掩模41。然后，使用抗蚀剂掩模41作为掩模将诸如硼离子的p型杂质离子注入n型FZ晶片2的第二主表面。形成第一p+扩散分离层24A的离子注入条件可为例如5×1014cm-2至5×1015cm-2的剂量以及30KeV至100KeV的加速能量。然后，使用抗蚀剂掩模41进行蚀刻，从而去除从抗蚀剂掩模41的开口暴露的屏蔽氧化膜3-2。
然后，去除抗蚀剂掩模41，并且清洗n型FZ晶片2。然后，进行热退火工艺，以形成第一p+扩散分离层24A，并且清洗n型FZ晶片2。例如，用于形成第一p+扩散分离层24A的热退火工艺可在氮气(N)气氛中在900°C的温度下执行30分钟。然后，如图27所示，类似于第一实施例，p型CZ晶片1的其上形成有氧化硅膜3-1的第一主表面接合到n型FZ晶片2的其上形成有屏蔽氧化膜3-2的第二主表面。以此方式，在p型CZ晶片1的从中去除了氧化硅膜3-1的部分中形成标记区25。
然后，类似于第一实施例，对通过使n型FZ晶片2与p型CZ晶片1接合而获得的SOI晶片进行热退火工艺。以此方式，强化n型FZ晶片2与p型CZ晶片1之间的接合。此外，通过用于使p型CZ晶片1与n型FZ晶片2接合的热退火工艺，使第一p+扩散分离层24A热扩散。然后，如图28所示，从n型FZ晶片2一侧上的主表面(在下文中简称为n型FZ晶片2的第一主表面)起研磨通过使p型CZ晶片1与n型FZ晶片2接合获得的SOI晶片，直至n型FZ晶片2具有预定厚度t3。例如，n型FZ晶片2的厚度t3可为68μm。以此方式，完成其中层叠p型CZ晶片1、氧化硅膜3和n型FZ晶片2的SOI晶片。
然后，如图29所示，在n型FZ晶片2的第一主表面上形成热氧化膜42。热氧化膜42的厚度可在例如600nm至1000nm的范围内。然后，通过光刻在n型FZ晶片2的第一主表面上形成其中在对应于第一p+扩散分离层24A的部分形成有开口的抗蚀剂掩模(未示出)。对应于第一p+扩散分离层24A的部分是n型FZ晶片2的第一主表面的与n型FZ晶片2的第二主表面的其中形成第一p+扩散分离层24A的部分相对的部分。当形成抗蚀剂掩模时，标记区25用作定位标记。
然后，使用在n型FZ晶片2的第一主表面上形成的抗蚀剂掩模作为掩模选择性地去除热氧化膜42，并且清洗SOI晶片。然后，进行热氧化工艺，以在n型FZ晶片2的第一主表面上形成屏蔽氧化膜43。以此方式，在n型FZ晶片2的第一主表面的其中未设置有热氧化膜42的部分中形成屏蔽氧化膜43。屏蔽氧化膜43的厚度是例如30nm。然后，去除在n型FZ晶片2的第一主表面上形成的抗蚀剂掩模。
然后，将硼离子通过屏蔽氧化膜43注入到n型FZ晶片2的第一主表面中，从而形成第二p+扩散分离层24B。在这种情况下，由于热氧化膜42的厚度较大使得杂质离子无法注入，因此硼离子未注入到n型FZ晶片2的第一主表面的其中形成有热氧化膜42的部分中。形成第二p+扩散分离层24B的离子注入条件可为例如5×1014cm-2至5×1015cm-2的剂量以及30KeV至60KeV的加速能量。然后，清洗SOI晶片。
然后，在n型FZ晶片2的第二主表面的表面层中形成的第一p+扩散分离层24A和在n型FZ晶片2的第一主表面的表面层中形成的第二p+扩散分离层24B通过热退火工艺而热扩散，并且彼此相连。例如，用于连接第一p+扩散分离层24A和第二p+扩散分离层24B的热退火工艺可在氮气(N)气氛或氩气气氛中在1300°C的温度下进行14小时至20小时。以此方式，如图30所示，在对应于第一p+扩散分离层24A的位置处在n型FZ晶片2的第一主表面中形成与第一p+扩散分离层24A接触的第二p+扩散分离层24B。然后，热氧化膜42和屏蔽氧化膜43全部去除。
如图31所示，RB-IGBT的表面元件结构、用于维持RB-IGBT的击穿电压的结构、以及用于维持RB-IGBT的反向击穿电压的结构设置在n型FZ晶片2的第一主表面上。然后，类似于第一实施例，在n型FZ晶片2的其上例如形成有表面元件结构的整个第一主表面上形成诸如聚酰亚胺膜或氮化膜的钝化膜(未示出)。然后，蚀刻钝化膜，以暴露表面元件结构的电极区并形成电极焊盘区。在形成表面元件结构之后，按需进行用于调节寿命的轻离子照射和热退火。
然后，用保护抗蚀剂来保护n型FZ晶片2的其上例如形成有表面元件结构的整个第一主表面，并且BG带隔着保护抗蚀剂附连到n型FZ晶片2的第一主表面。然后，类似于第一实施例，进行后续工艺以在p型CZ晶片的第二主表面上形成用于使有源区的厚度小于端接结构的厚度的凹槽、p集电极区11和集电电极12，并且将晶片切割成单个。以此方式，完成图23所示的RB-IGBT。
接着，将描述图23中所示的RB-IGBT的电特性。图32和33是示出根据第三实施例的半导体器件的击穿电压特性的特性图。为了减小在高温下使用RB-IGBT时的反向漏电流，在施加保证的反向偏压VECS时扩展到n-漂移区2的耗尽层区的从边界表面28到p基极区5或场限制环14的在第二深度方向上的距离d需要大于n-漂移区2中少数载流子的扩散长度(参见图31)。在元件的击穿电压等级为400Ｖ的情况下，保证的反向偏压VECS为400Ｖ。
因此，确保包括p发射极、n基极和p集电极的pnp双极晶体管的基极宽度为预定值，其中p发射极包括p基极区5或场限制环14，n基极是n-漂移区2的未耗尽的一部分，p集电极包括p集电极区11、第一p+扩散分离层24A和第二p+扩散分离层24B，并且降低电流放大系数。生成以与由于耗尽层区中的载流子的生成或者载流子的重新组合而生成的电子电流重新组合的基极电流无需过分放大。
在根据第三实施例的半导体器件中，将成为n-漂移区2的n型半导体基板的厚度TSUB为65μm，p集电极区11具有图18所示的杂质浓度分布，并且距离d为10μm。此外，在10kgry和5.4MeV的条件下进行电子束照射，并且退火工艺在氢气气氛中在330°C至350°C的温度下进行40分钟至80分钟。图32示出在这种情况下根据第三实施例的半导体器件的正向击穿电压BVCES与n-漂移区2的电阻率之间的关系。此外，图33示出根据第三实施例的半导体器件的反向击穿电压BVCES与n-漂移区2的电阻率之间的关系。
当n-漂移区2的电阻率的变化在-8%至+8%的范围内、n-漂移区2的厚度的变化在-3%至+3%的范围内、并且在-40°C至150°C的温度范围中保证元件的击穿电压时，将成为n-漂移区2的n型半导体基板的平均电阻率为17Ω·cm，并且将成为n-漂移区2的n型半导体基板的平均厚度为68μm。在这种情况下，有可能获得具有期望击穿电压等级(例如，400V的击穿电压等级)的RB-IGBT中的高击穿电压。在其中保证元件的击穿电压的-40°C至150°C的温度范围中，当半导体器件用于例如电动汽车中时需要保证根据第三实施例的半导体器件的电特性。
如上所述，根据第三实施例的半导体器件，在具有用于维持反向击穿电压的结构的RB-IGBT中，有可能获取与根据第一实施例的半导体器件相同的效果。此外，根据第三实施例的半导体器件，在例如形成元件的表面元件结构20之前形成第一p+扩散分离层24A。因此，有可能减少形成穿过n-漂移区2的p型隔离区、从而形成用于维持反向击穿电压的结构所需的热扩散时间。以此方式，有可能减少由在高温下长时间地执行的热扩散引起的晶体缺陷。
（第四实施例）
将描述根据第四实施例的半导体器件。根据第四实施例的半导体器件与根据第三实施例的半导体器件的不同之处在于形成具有沟槽结构的表面元件结构的IGBT。
在根据第四实施例的半导体器件中，有源区中的表面元件结构与根据第二实施例的半导体器件中有源区中的表面元件结构相同。根据第四实施例的半导体器件类似于根据第三实施例的半导体器件，其不同之处在于表面元件结构。
在根据第四实施例的半导体器件中的有源区中形成表面元件结构的工艺与在根据第二实施例的半导体器件中的有源区中形成表面元件结构的工艺相同。根据第四实施例的半导体器件的制造方法类似于根据第三实施例的半导体器件的制造方法，其不同之处在于在有源区中形成表面元件结构的工艺。
如上所述，根据第四实施例的半导体器件，有可能获取与根据第一至第三实施例的半导体器件相同的效果。
本发明不限于上述实施例，而是可以应用于其中使用将成为n-漂移区的薄晶片形成元件结构的半导体器件。此外，在上述实施例中，第一导电型是p型，而第二导电型是n型。然而，在本发明中，第一导电型可以是n型而第二导电型可以是p型。在此情况下，获取如上所述的相同效果。
工业实用性
如上所述，根据本发明的半导体器件和半导体器件制造方法在形成于薄晶片上的具有低击穿电压的半导体器件中是有效的。具体而言，例如，根据本发明的半导体器件和半导体器件制造方法可用于改善具有小于或等于600V的低击穿电压的半导体器件的效率，该半导体器件可用于PDP或闪光灯的脉冲电源以及AC输入电压为200V的工业功率转换器。此外，根据本发明的半导体器件和半导体器件制造方法可用于改善驱动电动汽车中的发动机的逆变器的效率。
附图标记的说明
1     p型区（p型CZ晶片）
2     n-漂移区（n-型FZ晶片）
3     氧化硅膜
4      n场阻断区
5      p基极区
6      n+发射极区
7      栅绝缘膜
8      栅电极
9      发射电极
10     p+基极接触区
11     p集电极区
12     集电电极
13     n空穴阻挡区
14     场限制环
15     n+区
16     层间绝缘膜
17     场板区
18     场板
26     端接结构
27     有源区
t11    有源区中的n场阻断区的厚度
t12    端接结构中的n场阻断区的厚度

Claims (21)

1.一种半导体器件，包括：
第一导电型的第一半导体区；
与所述第一半导体区的一个表面接触的第二导电型的第二半导体区；
与所述第二半导体区的和所述第一半导体区相反的表面接触、且具有比所述第二半导体区高的电阻率的第二导电型的第三半导体区；
选择性地设置在所述第三半导体区的和所述第二半导体区相反的表面层中的第一导电型的第四半导体区；
设置在所述第四半导体区中、且具有比所述第三半导体区低的电阻率的第二导电型的第五半导体区；
隔着栅绝缘膜在置于所述第三半导体区和所述第五半导体区之间的所述第四半导体区的表面上形成的栅电极；
使所述第四半导体区和所述第五半导体区电连接的第一电极；
与所述第一半导体区的其他表面接触的第二电极；
至少由所述第一半导体区、所述第二半导体区、以及所述第三半导体区构成、且设置在芯片的比所述芯片的外周薄的内周中的有源区；
设置成比所述有源区更接近于所述芯片的外周的端接结构；以及
选择性地设置在所述端接结构中且在从所述第三半导体区的和所述第二半导体区相反的表面到所述第二半导体区的第一深度方向上设置在与所述第二电极基本相同的位置处的绝缘区。
2.如权利要求1所述的半导体器件，其特征在于，还包括：
选择性地设置在所述第三半导体区的和所述第二半导体区相反的表面层中、且覆盖所述第四半导体区的接近于所述第二半导体区的表面的第二导电型的第六半导体区，
其中，所述栅电极隔着所述栅绝缘膜设置在所述第三半导体区、所述第六半导体区、所述第四半导体区、以及所述第五半导体区的表面上。
3.一种半导体器件，包括：
第一导电型的第一半导体区；
与所述第一半导体区的一个表面接触的第二导电型的第二半导体区；
与所述第二半导体区的和所述第一半导体区相反的表面接触、且具有比所述第二半导体区高的电阻率的第二导电型的第三半导体区；
选择性地设置在所述第三半导体区的和所述第二半导体区相反的表面层中的第一导电型的第四半导体区；
经由所述第四半导体区到达所述第三半导体区的沟槽；
沿着所述沟槽的侧壁和底部设置的栅绝缘膜；
埋入所述栅绝缘膜的栅电极；
设置在所述第四半导体区中以与所述沟槽的侧壁上的栅绝缘膜接触、且具有比所述第三半导体低的电阻率的第二导电型的第五半导体区；
使所述第四半导体区和所述第五半导体区电连接的第一电极；
与所述第一半导体区的其他表面接触的第二电极；
至少由所述第一半导体区、所述第二半导体区、以及所述第三半导体区构成、且设置在芯片的比所述芯片的外周薄的内周中的有源区；
设置成比所述有源区更接近于所述芯片的外周的端接结构；以及
选择性地设置在所述端接结构中且在从所述第三半导体区的和所述第二半导体区相反的表面到所述第二半导体区的第一深度方向上设置在与所述第二电极基本相同的位置处的绝缘区。
4.如权利要求1或3所述的半导体器件，其特征在于，
所述第一半导体区和所述第二半导体区被设置成从所述有源区延伸到所述端接结构，以及
所述第一深度方向上的从所述第三半导体区的和所述第二半导体区相反的表面起的所述绝缘区的位置与所述有源区中的所述第一深度方向上的从所述第三半导体区的和所述第二半导体区相反的表面起的所述第二电极的位置基本相同。
5.如权利要求1或3所述的半导体器件，其特征在于，
所述第二半导体区被设置成从所述有源区延伸到所述端接结构，以及
所述有源区中的所述第一深度方向上的所述第二半导体区的深度小于所述端接结构中的所述第一深度方向上的所述第二半导体区的深度。
6.如权利要求1或3所述的半导体器件，其特征在于，
所述有源区中的所述第一深度方向上的所述第二半导体区的深度大于或等于1.5μm。
7.如权利要求1或3所述的半导体器件，其特征在于，
所述芯片的其中设置有所述端接结构的外周的厚度大于80μm。
8.如权利要求1或3所述的半导体器件，其特征在于，所述端接结构包括：
选择性地设置在所述第三半导体区的和所述第二半导体区相反的所述表面层中的第一导电型的多个第七半导体区；
分别电连接到所述多个第七半导体区的多个场板区；
选择性地设置在和所述第二半导体区相反且比所述第七半导体区更接近于所述芯片的外周以与所述第七半导体区分离的所述第三半导体区的所述表面层的一部分中、并且具有比所述第三半导体区小的电阻率的第二导电型的第八半导体区；以及
与所述第八半导体区接触的场板。
9.如权利要求8所述的半导体器件，其特征在于，
所述场板区由多晶硅制成。
10.一种半导体器件，包括：
第一导电型的第一半导体区；
与所述第一半导体区的一个表面接触的第二导电型的第三半导体区；
选择性地设置在所述第三半导体区的和所述第一半导体区相反的表面层中的第一导电型的第四半导体区；
设置在所述第四半导体区中、且具有比所述第三半导体区低的电阻率的第二导电型的第五半导体区；
隔着栅绝缘膜在置于所述第三半导体区和所述第五半导体区之间的所述第四半导体区的表面上形成的栅电极；
使所述第四半导体区和所述第五半导体区电连接的第一电极；
与所述第一半导体区的其他表面接触的第二电极；
至少由所述第一半导体区和所述第三半导体区构成、且设置在芯片的比所述芯片的外周薄的内周中的有源区；
设置成比所述有源区更接近于所述芯片的外周的端接结构；以及
选择性地设置在所述端接结构中且在从所述第三半导体区的和所述第一半导体区相反的表面到所述第一半导体区的第一深度方向上设置在与所述第二电极基本相同的位置处的绝缘区。
11.如权利要求10所述的半导体器件，其特征在于，还包括：
选择性地设置在所述第三半导体区的和所述第一半导体区相反的表面层中、且覆盖所述第四半导体区的接近于所述第一半导体区的表面的第二导电型的第六半导体区，
其中，所述栅电极隔着所述栅绝缘膜设置在所述第三半导体区、所述第六半导体区、所述第四半导体区、以及所述第五半导体区的表面上。
12.一种半导体器件，包括：
第一导电型的第一半导体区；
与所述第一半导体区的一个表面接触的第二导电型的第三半导体区；
选择性地设置在所述第三半导体区的和所述第一半导体区相反的表面层中的第一导电型的第四半导体区；
经由所述第四半导体区到达所述第三半导体区的沟槽；
沿着所述沟槽的侧壁和底部设置的栅绝缘膜；
埋入所述栅绝缘膜的栅电极；
设置在所述第四半导体区中以与所述沟槽的侧壁上的栅绝缘膜接触、且具有比所述第三半导体低的电阻率的第二导电型的第五半导体区；
使所述第四半导体区和所述第五半导体区电连接的第一电极；
与所述第一半导体区的其他表面接触的第二电极；
至少由所述第一半导体区和所述第三半导体区构成、且设置在芯片的比所述芯片的外周薄的内周中的有源区；
设置成比所述有源区更接近于所述芯片的外周的端接结构；以及
选择性地设置在所述端接结构中且在从所述第三半导体区的和所述第一半导体区相反的表面到所述第一半导体区的第一深度方向上设置在与所述第二电极基本相同的位置处的绝缘区。
13.如权利要求10或12所述的半导体器件，其特征在于，
所述第一半导体区和所述第二半导体区被设置成从所述有源区延伸到所述端接结构，以及
所述第一深度方向上的从所述第三半导体区的和所述第一半导体区相反的表面起的所述绝缘区的位置与所述有源区中的所述第一深度方向上的从所述第三半导体区的和所述第一半导体区相反的表面起的所述第二电极的位置基本相同。
14.如权利要求10或12所述的半导体器件，其特征在于，还包括：
设置在所述第三半导体区中以在从所述第一半导体区的另一表面到所述第三半导体区的第二深度方向上比所述第一半导体区深且与所述绝缘区重叠的第一导电型的第九半导体区。
15.如权利要求10或12所述的半导体器件，其特征在于，
所述芯片的其中设置有所述端接结构的外周的厚度大于80μm。
16.如权利要求10或12所述的半导体器件，其特征在于，所述端接结构包括：
选择性地设置在所述第三半导体区的和所述第二半导体区相反的所述表面层中的第一导电型的多个第七半导体区；
分别电连接到所述多个第七半导体区的多个场板区；
选择性地设置在和所述第一半导体区相反且比所述第七半导体区更接近于所述芯片的外周以与所述第七半导体区分离的所述第三半导体区的所述表面层的一部分中、并且与所述第九半导体区接触的第一导电型的第十半导体区；以及
与所述第十半导体区接触的场板。
17.如权利要求16所述的半导体器件，其特征在于，
所述场板区由多晶硅制成。
18.一种半导体器件的制造方法，所述半导体器件包括设置在芯片的比所述芯片的外周薄的内周中的有源区，所述制造方法包括：
在第一导电型的第一晶片的主表面上形成绝缘区；
在第二导电型的第二晶片的主表面的表面层中形成第二导电型半导体区；
接合所述第一晶片的其上形成有所述绝缘区的表面以及所述第二晶片的其上形成有所述第二导电型半导体区的表面；以及
使用热处理来组合所接合的第一和第二晶片。
19.一种半导体器件的制造方法，所述半导体器件包括设置在芯片的比所述芯片的外周薄的内周中的有源区，所述制造方法包括：
在第一导电型的第一晶片的主表面上形成绝缘区；
在所述芯片的外周侧的第二导电型的第二晶片的主表面的表面层中形成第一导电型半导体区；
接合所述第一晶片的其上形成有所述绝缘区的表面以及所述第二晶片的其上形成有所述第一导电型半导体区的表面；以及
使用热处理来组合所接合的第一和第二晶片。
20.如权利要求18或19所述的半导体器件的制造方法，其特征在于，还包括：
在与所述第一晶片组合的第二晶片的和所述第一晶片相反的主表面的所述有源区中形成表面元件结构。
21.如权利要求20所述的半导体器件的制造方法，其特征在于，还包括：
执行湿法蚀刻以选择性地去除与所述第二晶片组合的所述第一晶片中的对应于表面元件结构的部分。
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