JP5267036B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、同一の半導体基板に、ＩＧＢＴ素子と転流ダイオード素子が構成された半導体装置の製造方法に関する。

従来、例えば特許文献１に示されるように、転流ダイオード素子と絶縁ゲートバイポーラトランジスタ素子（ＩＧＢＴ素子）とが同一の半導体基板に構成された、すなわち転流ダイオード素子がＩＧＢＴ素子に内蔵された逆導通型半導体素子（ＲＣ−ＩＧＢＴ素子）を備える半導体装置が提案されている。

特許文献１に示される半導体装置では、ＩＧＢＴ素子と転流ダイオード素子の形成領域（素子形成領域）の裏面側表層に、ｐ導電型（ｐ＋）のコレクタ領域、及び、ｎ導電型（ｎ＋）のカソード領域が形成されている。また、素子形成領域を取り囲む周辺領域（外周領域）においても、半導体基板の裏面側表層全体に、ｐ導電型のコレクタ領域、又は、ｐ導電型のコレクタ領域とｎ導電型のカソード領域が形成されている。
特開２００７−２２７８０６号公報

しかしながら、特許文献１に示されるように、外周領域の裏面側表層にコレクタ領域があると、ＩＧＢＴ素子の動作時に、素子形成領域におけるコレクタ領域だけでなく、外周領域におけるコレクタ領域からもｎ導電型（ｎ−）の半導体基板にホール（正孔）が注入される。そして、外周領域から注入されたホールは、素子形成領域の表面側表層に形成された最も近いＩＧＢＴ素子のエミッタ領域に向けて移動しようとする。しかしながら、外周領域におけるコレクタ領域から注入されたホールの移動距離は、素子形成領域におけるコレクタ領域から注入されたホールの移動距離に比べて長い。したがって、特に大電流駆動時においては、外周領域により多くのホールが滞留し、電界集中の原因となってＩＧＢＴ素子や転流ダイオード素子よりも外周領域、又は、素子形成領域と外周領域の境界部で先に破壊に至ることとなる。

また、外周領域の裏面側表層にカソード領域があると、転流ダイオード素子の動作時に、外周領域におけるカソード領域からもｎ導電型（ｎ−）の半導体基板に電子が注入されるため、電荷を平衡に保とう（中和しよう）として半導体基板に多量のホールが生じる。したがって、外周領域の裏面側表層にコレクタ領域が形成された場合と同様、特に大電流駆動時においては、外周領域により多くのホールが滞留し、電界集中の原因となって、ＩＧＢＴ素子や転流ダイオード素子よりも外周領域、又は、素子形成領域と外周領域の境界部で先に破壊に至ることとなる。このように、素子全体の耐量が、素子よりも先に破壊に至る外周領域、又は、素子形成領域と外周領域の境界部によって低いものとなってしまう。

本発明は上記問題点に鑑み、同一の半導体基板にＩＧＢＴ素子と転流ダイオード素子が構成された半導体装置であって、素子耐量が向上された半導体装置の製造方法を提供することを目的とする。

上記目的を達成する為に請求項１に記載の発明は、第１導電型の半導体基板における外周領域に取り囲まれた素子形成領域に、表面側にゲート電極を有するＩＧＢＴ素子と転流ダイオード素子を形成してなる半導体装置の製造方法であって、第１導電型の半導体ウェハにおける裏面全面の表層に、第１導電型、若しくは、第２導電型の第１不純物を注入する第１注入工程と、該第１注入工程後、半導体ウェハの裏面上に形成したマスクを介して、半導体ウェハの裏面側表層における素子形成領域内の所定位置に、第１不純物とは逆の導電型であって、注入した第１不純物を打ち消すのに必要となる以上の第２不純物を選択的に注入する第２注入工程と、第２注入工程後、半導体ウェハの裏面側における素子形成領域の部位のみにレーザーアニールを行い、注入された第１不純物及び第２不純物のうち、素子形成領域の裏面側表層の部分のみを活性化して、ＩＧＢＴ素子を構成する第２導電型のコレクタ領域と、転流ダイオード素子を構成する第１導電型のカソード領域とするアニール工程と、アニール工程後、半導体ウェハをダイシングし、外周領域に取り囲まれた素子形成領域を有する半導体基板とする工程と、を備えることを特徴とする。

本発明によれば、半導体ウェハの裏面のうち、素子形成領域の部位のみにレーザー光を照射する。これにより、第１不純物及び第２不純物のうち、レーザー光の照射された部位のみを電気的に活性化させ、ＩＧＢＴ素子のコレクタ領域及び転流ダイオード素子のカソード領域とする。また、第１不純物のうち、レーザー光の照射されない部位、すなわち外周領域の部位を、電気的に不活性の状態のままとする。したがって、半導体基板における裏面側の表層のうち、素子形成領域の裏面側表層のみに、ＩＧＢＴ素子を構成する第２導電型のコレクタ領域と、転流ダイオード素子を構成する第１導電型のカソード領域が形成された半導体装置を形成するに当たり、コレクタ領域とカソード領域を選択的に形成する際に用いるマスクを１枚のみとすることができる。すなわち、製造工程を簡素化することができる。

また、請求項２に記載のように、第１注入工程の前に、半導体ウェハにおいて、外周領域の裏面上を覆う第２マスクを介して半導体ウェハを裏面側からエッチングし、素子形成領域の厚さを外周領域の厚さよりも薄くするエッチング工程を備え、第１注入工程では、第２マスクを介して半導体ウェハの裏面表層に第１不純物を注入しても良い。

これによれば、半導体基板において、素子形成領域が、外周領域よりも厚さの薄い薄肉領域とされた上記半導体装置を形成することができる。また、素子形成領域の厚さを薄くするエッチング時の第２マスクを用いて、アニール後に素子形成領域の部位がコレクタ領域及びカソード領域のいずれかとなる第１不純物を注入する。したがって、製造工程を簡素化することができる。また、半導体基板の強度が確保されるため、薄い半導体ウェハ専用に用いる製造装置ではなく、一般的な（通常の）製造装置を用いることができる。さらには、半導体ウェハをダイシングする際に、外周領域が素子形成領域よりも厚肉となっているので、ダイシング時の基板割れや欠けを抑制することができる。

請求項３に記載のように、第１注入工程の前に、半導体ウェハの裏面表層に第１導電型の第３不純物を注入する工程を備え、アニール工程において、レーザーアニールにより、注入された第３不純物のうち、素子形成領域の裏面側表層の部分のみを活性化して、フィールドストップ層としても良い。

これによれば、素子形成領域の裏面側表層の部分のみにフィールドストップ層を備えた上記半導体装置を形成することができる。例えば、半導体基板の裏面が平坦な場合、半導体基板の裏面側にフィールドストップ層、コレクタ領域、カソード領域を形成する際のマスクを１枚とする、すなわち製造工程を簡素化することができる。また、素子形成領域を外周領域よりも薄くする場合、素子形成領域の厚さを薄くするエッチング時の第２マスクを用いて、アニール後に素子形成領域の部位がフィールドストップ層となる第３不純物を注入する。したがって、製造工程を簡素化することができる。

以下、本発明の実施形態を図に基づいて説明する。
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置において、素子形成領域と外周領域との位置関係を示す平面図である。また、図２は、図１に示すＩＩ−ＩＩ線に沿う断面図である。本実施形態に示される半導体装置は、例えばＥＨＶ用インバータモジュールに使われるパワースイッチング素子として用いられる。

図１及び図２に示すように、半導体装置１００は、第１導電型の半導体基板１０を有しており、この半導体基板１０には、素子形成領域３０（図１に示す破線で囲まれた領域）と素子形成領域３０を取り囲む環状の外周領域５０とが構成されている。そして、図２に示すように、破線で囲まれた素子形成領域３０には、転流ダイオード素子３２（以下、ＦＷＤ素子３２と示す）を内蔵したＩＧＢＴ素子３１（所謂ＲＣ−ＩＧＢＴ素子）が形成されている。

本実施形態においては、半導体基板１０として、例えば不純物濃度が１×１０^１４ｃｍ^−３程度とされたｎ導電型（ｎ−）の単結晶バルクシリコン基板（ＦＺウエハ）を採用しており、半導体基板１０はダイシングされて厚さが全面略均一のチップとなっている。この半導体基板１０の素子形成領域３０における部分が、ＩＧＢＴ素子３１のドリフト層及びＦＷＤ素子３２（ｐｎ接合ダイオード）のカソードとして機能する。そして、半導体基板１０における素子形成領域３０の表面側表層に、ｐ導電型（ｐ）のベース領域１１（ｐウェル）が選択的に形成されている。

ベース領域１１は、ＩＧＢＴ素子３１のチャネル領域及びＦＷＤ素子３２のアノード領域として機能する。このベース領域１１の表面側表層には、ｎ導電型（ｎ＋）のエミッタ領域１２が選択的に形成されている。本実施形態において、エミッタ領域１２は、厚さ０．５μｍ程度、不純物濃度が１×１０^１９ｃｍ^−３程度となっている。そして、エミッタ領域１２は、例えばアルミニウム系材料を用いて構成された表面電極１３と電気的に接続されている。また、ベース領域１１は、例えば表面側表層に形成された図示されないｐ導電型（ｐ＋）のベースコンタクト（例えば厚さ０．８μｍ程度、濃度が１×１０^１９ｃｍ^−３程度）を介して、表面電極１３と電気的に接続されている。

半導体基板１０の表面上には、図示されない絶縁膜を介して、ベース領域１１におけるチャネルが形成される領域を跨ぐようにゲート電極１４が形成されている。すなわち、本実施形態においては、ＩＧＢＴ素子のゲート電極１４が所謂プレーナ構造となっている。

また、半導体基板１０における外周領域５０の表面側表層には、素子形成領域３０を取り囲むように、電界集中抑制部としてのｐ導電型（ｐ）のガードリング１５が形成されている。このようにガードリング１５を採用すると、半導体基板１０とベース領域１１との間のｐｎ接合への逆バイアス印加により形成される空乏層が、ＩＧＢＴ素子３１の周辺へ広がりやすくなり、素子形成領域の端部における電界集中を抑制することができる。本実施形態において、ガードリング１５は、ベース領域１１と同程度の不純物濃度であって、同程度の深さに形成されている。なお、図２においては、１つの環状のガードリング１５のみが図示されているが、素子形成領域３０を取り囲むようにガードリング１５が多重に形成された構成としても良い。また、多重に形成されたガードリング１５の一部が表面電極１３と電気的に接続され、残りのガードリング１５がフローティング状態（浮遊電位）とされた構成としても良い。

次に、半導体基板１０における素子形成領域３０の裏面側表層には、チャネルが形成される領域に対応して、ｐ導電型（ｐ＋）のコレクタ領域１６が選択的に形成されている。本実施形態において、コレクタ領域１６は、厚さ０．５μｍ程度、濃度が１×１０^１８ｃｍ^−３程度となっている。また、素子形成領域３０の裏面側表層には、コレクタ領域１６の形成範囲を除いて（図示されないベースコンタクトに対応して）、ｎ導電型（ｎ＋）のカソード領域１７が選択的に形成されている。本実施形態において、カソード領域１７は、厚さ０．５μｍ程度、濃度が１×１０^１８ｃｍ^−３程度となっている。そして、コレクタ領域１６及びカソード領域１７は、例えばアルミニウム系材料を用いて構成された裏面電極１８と電気的に接続されている。この裏面電極１８は、半導体基板１０における裏面上全面に形成されている。

このように、半導体基板１０の素子形成領域３０では、ＩＧＢＴ素子３１とＦＷＤ素子３２が一体的に構成されている。そして、ＦＷＤ素子３２のアノード電極とＩＧＢＴ素子３１のエミッタ電極が表面電極１３として共通化され、ＦＷＤ素子３２のカソード電極とＩＧＢＴ素子３１のコレクタ電極とが裏面電極１８として共通化されている。

また、本実施形態においては、図２に示すように、半導体基板１０の厚さ方向において、ドリフト層としての半導体基板１０とコレクタ領域１６及びカソード領域１７との間に、ｎ導電型（ｎ）のフィールドストップ層１９が形成されている。このようにＩＧＢＴ素子３１として、空乏層を止めるフィールドストップ層１９を備えたＩＧＢＴ素子を採用すると、他の構造（パンチスルー型、ノンパンチスルー型）に比べて、半導体基板１０（半導体装置１００）の厚さを薄くすることができる。これにより、過剰キャリアが少なく、空乏層が伸びきった状態での中性領域の残り幅が少ないため、ＳＷ損失を低減することができる。

なお、本実施形態においては、素子形成領域３０のみでなく、外周領域５０の裏面側にもフィールドストップ層１９が形成されている。すなわち、半導体基板１０における外周領域５０の裏面側表層には、コレクタ領域１６及びカソード領域１７が存在せずに、フィールドストップ層１９のみが形成されている。そして、外周領域５０においては、フィールドストップ層１９上に裏面電極１８が配置されている。

次に、半導体装置１００におけるＩＧＢＴ素子３１の動作について説明する。表面電極１３と裏面電極１８との間に所定のコレクタ電圧を、表面電極１３とゲート電極１４との間に所定のゲート電圧を印加する（すなわち、ゲートをオンする）と、エミッタ領域１２と半導体基板１０との間のベース領域１１の部分がｎ型に反転してチャネルが形成される。このチャネルを通じて、表面電極１３より半導体基板１０に電子が注入される。そして、注入された電子により、コレクタ領域１６と半導体基板１０が順バイアスされ、これによりコレクタ領域１６からホールが注入されて半導体基板１０の抵抗が大幅に下がり、ＩＧＢＴ素子３１の電流容量が増大する。また、表面電極１３とゲート電極１４との間に印加されていたゲート電圧を０Ｖ又は逆バイアス（すなわち、ゲートをオフする）と、ｎ型に反転していたチャネル領域がｐ型の領域に戻り、表面電極１３からの電子の注入が止まる。この注入停止により、コレクタ領域１６からのホールの注入も止まる。その後、半導体基板１０に蓄積されていたキャリア（電子とホール）が、それぞれ表面電極１３と裏面電極１８から排出されるか、又は、互いに再結合して消滅する。

また、半導体装置１００におけるＦＷＤ素子３２の動作について説明する。上記したように、エミッタ電極としての表面電極１３がアノード電極も兼ねており、表面電極１３と電気的に接続されたベース領域１１の一部がＦＷＤ素子３２のアノード領域として機能する。そして、表面電極１３と半導体基板１０との間にアノード電圧（順バイアス）を印加し、アノード電圧が閾値を超えると、アノード領域と半導体基板１０が順バイアスされ、ＦＷＤ素子３２が導通する。具体的には、負荷Ｌに蓄積されたエネルギーにより、上記したＩＧＢＴ素子３１にコレクタ電圧が印加されると、上記アノード領域とカソード領域１７（半導体基板１０も含む）との間に形成されるＦＷＤ素子３２が導通し、電流が流れる。なお、表面電極１３と半導体基板１０との間に逆バイアスを印加すると、アノード領域より空乏層が半導体基板１０側へ伸びることで、逆方向耐圧を保持することができる。

このように、本実施形態に係る半導体装置１００では、ＩＧＢＴ素子３１を構成するコレクタ領域１６と、ＦＷＤ素子３２を構成するカソード領域１７を、半導体基板１０における裏面側の表層のうち、素子形成領域３０の裏面側表層のみに設けている。換言すれば、素子形成領域３０を取り囲む外周領域５０の裏面側表層には、コレクタ領域１６やカソード領域１７が存在していない。したがって、ＩＧＢＴ素子３１の動作時においても、外周領域５０の裏面側表層にホールを注入するコレクタ領域１６がないため、外周領域５０にホールが殆んど滞留しない。すなわち、外周領域５０においてホールによる電界集中が生じないので、素子耐量を向上させることができる。また、ＦＷＤ素子３２の動作時においても、外周領域５０の裏面側表層に電子を注入するカソード領域１７がないため、電荷を平衡に保とう（中和しよう）として外周領域５０に多量のホールが生じることはない。すなわち、外周領域５０にホールが殆んど滞留せず、外周領域５０においてホールによる電界集中が生じないので、素子耐量を向上させることができる。

なお、本実施形態に示した半導体装置１００は、例えば以下に示す製造方法によって形成することができる。先ず、所定厚さ（例えば６００μｍ）の半導体ウェハを準備する。本実施形態においては、半導体ウェハとして、ｎ導電型（ｎ−）の単結晶バルクシリコン基板（ＦＺウエハ）を準備する。そして、半導体ウェハの表面側から、各素子３１，３２のうちの表面側部分（ベース領域１１、エミッタ領域１２など）とガードリング１５などを、例えばイオン注入によって形成する。また、半導体ウェハの表面上に、各素子３１，３２の電極（表面電極１３、ゲート電極１４）や絶縁膜、配線などを周知の半導体プロセスによって形成する。

表面側のプロセス終了後、半導体ウェハを裏面側から除去して薄板化する。この除去方法としては、機械的な研磨やエッチングなどを採用することができる。本実施形態においては先ず機械的な研磨（所謂ＣＭＰ）を実施し、研磨後に研磨によるダメージ層を除去するために、研磨面をウェットエッチングするようにしている。これにより、半導体ウェハの厚さが、ダイシング後の半導体基板１０とほぼ同じ厚さとなる。

薄板化処理後、半導体ウェハにおける裏面側から、フィールドストップ層１９や、各素子３１，３２のうちの裏面側部分（コレクタ領域１６、カソード領域１７など）を、例えばイオン注入によって形成する。本実施形態においては、先ず、半導体ウェハの裏面全面（素子形成領域３０及び外周領域５０）に、フィールドストップ層１９となるｎ導電型の不純物（特許請求の範囲に記載の第３不純物に相当）をイオン注入する。そして、半導体ウェハの裏面上に外周領域５０の部位を覆う図示しないマスクを形成し、該マスクを介して、注入された第３不純物層の表層のうちの素子形成領域３０全域に、ｎ導電型の不純物（特許請求の範囲に記載の第１不純物に相当）をイオン注入する。次に、上記マスクとは異なり、素子形成領域３０の一部のみが露出する図示しないマスク（特許請求の範囲に記載の第１マスクに相当）を介して、注入された第３不純物層の表層のうちの素子形成領域３０の部位内の所定位置に、ｐ導電型の不純物（特許請求の範囲に記載の第２不純物に相当）をイオン注入する。このとき、先に注入したｎ導電型の不純物を打ち消すのに必要となるイオン注入量よりも多いｐ導電型の不純物を注入する。そして、半導体ウェハの裏面全面の表層をアニールし、上記不純物をそれぞれ活性化させて、第２不純物からなるコレクタ領域１６、第１不純物からなるカソード領域１７、及び第３不純物からなるフィールドストップ層１９とする。

このように、半導体ウェハの裏面表層における素子形成領域３０全域にｎ導電型の不純物をイオン注入してから選択的にｐ導電型の不純物をイオン注入し、アニールにより活性化させてコレクタ領域１６とカソード領域１７を形成すると、コレクタ領域１６とカソード領域１７との間にフォトリソグラフィのアライメントずれによる隙間が生じることがない。また、コレクタ領域１６とカソード領域１７が重なって、不純物濃度の異なる領域が生じるのを防止することができる。

そして、半導体ウェハの裏面上に、各素子３１，３２の電極（裏面電極１８）を周知の半導体プロセスによって形成し、裏面側のプロセス終了後、半導体ウェハを、外周領域５０における図示しない一部でダイシングして半導体基板１０に切り分ける（チップ化する）ことにより、図１及び図２に示す半導体装置１００を得ることができる。

なお、上記方法では、薄板化処理の前に、表面側のプロセスを実施する例を示したが、薄板化処理の後に、表面側のプロセスと裏面側のプロセスを順次実施するようにしても良い。

（第２実施形態）
次に、本発明の第２実施形態を、図３及び図４に基づいて説明する。図３は、第２実施形態に係る半導体装置の概略構成を示す断面図であり、第１実施形態に示した図２に対応している。図４は、半導体ウェハにおけるレーザー光の照射エリアを示す平面図である。

第２実施形態に係る半導体装置及びその製造方法は、第１実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、第１実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。

第１実施形態においては、フィールドストップ層１９が、半導体基板１０の裏面全面に形成されている例を示した。また、半導体ウェハの裏面における外周領域５０の部位を覆うマスクを介して、素子形成領域３０全域にｎ導電型の不純物をイオン注入した後、上記マスクとは別のマスクを介して、素子形成領域３０の部位内の所定位置に、ｐ導電型の不純物を選択的にイオン注入する。そして、半導体ウェハの裏面全面の表層をアニールし、上記不純物をそれぞれ活性化させて、第２不純物からなるコレクタ領域１６、第１不純物からなるカソード領域１７とする例を示した。すなわち、第１実施形態では、コレクタ領域１６とカソード領域１７の形成に際し、２枚のマスクを用いる例を示した。

これに対し、本実施形態においては、フィールドストップ層１９が、半導体基板１０における素子形成領域３０のみに形成されている点を構造的な特徴とする。また、１枚のマスクのみを用いて、コレクタ領域１６、カソード領域１７及び、フィールドストップ層１９を形成する点を製造方法としての特徴とする。

図３に示す半導体装置１００は、第１実施形態に示した半導体装置１００と殆ど同じ構造となっている。異なる点は、フィールドストップ層１９が、半導体基板１０における裏面側の表層のうち、素子形成領域３０のみに形成され、外周領域５０には存在しない点である。なお、図３に示す符号２０は、上記した第１不純物と第３不純物が注入されたものの、アニールされずに電気的に不活性のままとされた不活性領域である。

第１実施形態（図２参照）で示したように、フィールドストップ層１９が半導体基板１０の裏面表層における外周領域５０の部位にも形成されていると、ＦＷＤ素子３２の動作時において、フィールドストップ層１９から半導体基板１０に多少なりとも電子が注入されるため、電荷を平衡に保とうとして半導体基板１０にホールが生じることとなる。これに対し、本実施形態では、フィールドストップ層１９が、半導体基板１０の裏面表層における素子形成領域３０の部位のみに形成されている。換言すれば、素子形成領域３０を取り囲む外周領域５０には、フィールドストップ層１９が存在していない。したがって、ＦＷＤ素子３２の動作時において、半導体基板１０への電子の注入がより低減され、これにより素子耐量をさらに向上させることができる。

次に、上記した半導体装置１００の製造方法を説明する。半導体ウェハの裏面全面（素子形成領域３０及び外周領域５０）に、ｎ導電型の不純物（上記した第３不純物）をイオン注入するところまでは、第１実施形態に示した製造方法と同じである。

この第３不純物の注入後、本実施形態では、半導体ウェハの裏面全面（素子形成領域３０及び外周領域５０）に、上記第３不純物による層よりも浅くｎ導電型の不純物（上記した第１不純物）をイオン注入する。すなわち、第３不純物層の表層に第１不純物層を形成する。

次いで、半導体ウェハの裏面上に、外周領域５０及び素子形成領域３０の一部を覆う図示しないマスク（上記した第１マスク）を形成し、該マスクを介して、素子形成領域３０の部位内の所定位置に、上記第３不純物による層よりも浅くｐ導電型の不純物（上記した第２不純物）をイオン注入する。このとき、先に注入したｎ導電型の不純物を打ち消すのに必要となるイオン注入量よりも多いｐ導電型の不純物を注入する。すなわち、第３不純物層の表層に第２不純物層を形成する。

そして、上記イオン注入の終了後、半導体ウェハの裏面表層のうち、素子形成領域３０の部位のみを選択的にアニールし、素子形成領域３０に注入された不純物を活性化させる。具体的には、半導体ウェハの裏面のうち、素子形成領域３０の部位のみにレーザー光を照射し、イオン注入した各不純物（第１不純物〜第３不純物）のうち、レーザー光の照射された部位のみを電気的に活性化させる。これにより、裏面全面に注入された第１不純物のうちの素子形成領域３０の部位のみが選択的に活性化され、ＦＷＤ素子３２のカソード領域１７となる。同様に、素子形成領域３０内に注入された第２不純物が活性化され、ＩＧＢＴ素子３１のコレクタ領域１６となる。さらには、裏面全面に注入された第３不純物のうちの素子形成領域３０の部位のみが選択的に活性化され、フィールドストップ層１９となる。なお、第１不純物及び第３不純物のうち、外周領域５０の部位は、レーザー光が照射されず、不純物が電気的に活性化されない不活性領域２０となる。

このようにレーザーアニールを採用すると、図４に示すように、レーザー光の照射エリア１０１を適宜設定することで、半導体ウェハ１０２のチップ領域１００ａ（ダイシング後の半導体装置１００）における素子形成領域３０のみを選択的にアニールするとともに、各チップ領域１００ａの素子形成領域３０を順次アニールすることができる。

そして、第１実施形態同様、裏面電極１８やダイシングを経ることで、図３に示す半導体装置１００を得ることができる。

このように本実施形態によれば、半導体ウェハの裏面のうち、素子形成領域３０の部位のみにレーザー光を照射する。これにより、第１不純物及び第２不純物のうち、レーザー光の照射された部位のみを電気的に活性化させ、ＩＧＢＴ素子３１のコレクタ領域１６及びＦＷＤ素子３２のカソード領域１７とする。また、第１不純物のうち、レーザー光の照射されない部位、すなわち外周領域５０の部位を、電気的に不活性の状態のままとする。したがって、半導体基板１０における裏面側の表層のうち、素子形成領域３０の裏面側表層のみに、コレクタ領域１６とカソード領域１７を選択的に形成する際のマスクを１枚のみ（上記した第１マスクのみ）とすることができる。すなわち、製造工程を簡素化することができる。

また、本実施形態では、レーザーアニールによって、第１不純物の一部及び第２不純物を活性化させるとともに、第３不純物のうちの素子形成領域３０の部位のみを選択的に活性化させて、フィールドストップ層１９とする。したがって、半導体基板１０の裏面側にフィールドストップ層１９、コレクタ領域１６、カソード領域１７を形成する際のマスクを１枚のみ（上記した第１マスクのみ）とすることができる。すなわち、製造工程を簡素化することができる。

（第３実施形態）
次に、本発明の第３実施形態を、図５に基づいて説明する。図５は、第３実施形態に係る半導体装置の概略構成を示す断面図であり、第１実施形態に示した図２に対応している。

第３実施形態に係る半導体装置及びその製造方法は、上記した各実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、上記各実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。

第１実施形態においては、半導体装置１００を構成する半導体基板１０の厚さが、ＩＧＢＴ素子３１やＦＷＤ素子３２の構成された素子形成領域３０と、素子形成領域３０を取り囲む外周領域５０とで略均一とされる例を示した。これに対し、本実施形態においては、素子形成領域３０の厚さが、外周領域５０の厚さよりも薄くされている点を第１の特徴とする。また、第２実施形態同様、フィールドストップ層１９が、半導体基板１０における素子形成領域３０のみに形成されている点を第２の特徴とする。さらには、１枚のマスクのみを用いて、コレクタ領域１６及びカソード領域１７を形成する点を製造方法としての特徴とする。なお、本実施形態に係る半導体装置の平面形状は、第１実施形態に示した構成（図１）と同じとなっている。

図５に示す半導体装置１００においても、半導体基板１０として、ｎ導電型（ｎ−）のバルク単結晶シリコン基板を採用しており、半導体基板１０はダイシングされてチップとなっている。この半導体基板１０は、互いに厚さの異なる複数の厚さ領域として、薄肉領域としての素子形成領域３０と、薄肉領域（素子形成領域３０）よりも厚さの厚い厚肉領域としての外周領域５０を有している。

薄肉領域としての素子形成領域３０の構成は、第１実施形態に示した半導体装置１００と同様である。すなわち、素子形成領域３０には、ＩＧＢＴ素子３１とＦＷＤ素子３２が構成されている。本実施形態においては、半導体基板１０に対して裏面側から異方性エッチングが施され、薄肉領域としての素子形成領域３０が、外周領域５０よりも薄肉であって第１実施形態に示した半導体基板１０と略同一の厚さとなっている。

厚肉領域としての外周領域５０は、素子形成領域３０と連結される側（内周側）の端部（エッチング面）が、図５に示すように、素子形成領域３０から外周側に向けて肉厚が徐々に厚くなるテーパ状の部位（以下、テーパ部と示す）となっている。そして、このテーパ部よりも外周側の部位が、厚さ略均一の厚肉部となっている。

また、本実施形態においても、第２実施形態（図３参照）同様、素子形成領域３０を取り囲む外周領域５０の裏面側表層に、コレクタ領域１６やカソード領域１７が存在しないだけでなく、フィールドストップ層１９も存在しない構成となっている。さらに、コレクタ電極とカソード電極を兼ねる裏面電極１８が、半導体基板１０における素子形成領域３０の裏面２１上のみに配置され、外周領域５０の裏面（テーパ部の表面２２及び厚肉部の裏面２３）上には配置されない構成となっている。

このように、本実施形態に係る半導体装置１００においても、第１実施形態同様、ＩＧＢＴ素子３１を構成するコレクタ領域１６と、ＦＷＤ素子３２を構成するカソード領域１７を、半導体基板１０における裏面側の表層のうち、素子形成領域３０の裏面側表層のみに設けている。換言すれば、素子形成領域３０を取り囲む外周領域５０の裏面側表層には、コレクタ領域１６やカソード領域１７が存在していない。したがって、ＩＧＢＴ素子３１の動作時においても、外周領域５０の裏面側表層にホールを注入するコレクタ領域１６がないため、外周領域５０にホールが殆んど滞留しない。すなわち、外周領域５０においてホールによる電界集中が生じないので、素子耐量を向上させることができる。また、ＦＷＤ素子３２の動作時においても、外周領域５０の裏面側表層に電子を注入するカソード領域１７がないため、電荷を平衡に保とう（中和しよう）として外周領域５０に多量のホールが生じることはない。すなわち、外周領域５０にホールが殆んど滞留せず、外周領域５０においてホールによる電界集中が生じないので、素子耐量を向上させることができる。

なお、半導体基板１０の表面上に配置された表面電極１３と裏面上に配置された裏面電極１８との間に電流が流れるように構成された両面電極素子のオン抵抗は、チップ化された半導体基板１０の厚さが薄いほど低くすることができる。しかしながら、第１実施形態に示したように、半導体基板１０（又は半導体ウェハ）全体を略均一な薄い厚さとすると、力学的強度が不足し、ダイシング時やダイシング後の搬送時などで割れが生じる恐れがある。また、力学的強度を確保しようとすると、半導体基板１０が厚くなり、オン抵抗を所望の値まで下がることが困難となる。これに対し、本実施形態では、半導体基板１０が、互いに厚さの異なる複数の厚さ領域として、薄肉領域としての素子形成領域３０と、厚肉領域としての外周領域５０を有している。したがって、素子のオン抵抗が低減され、且つ、半導体基板１０の力学的強度が向上されている。

また、ダイシング後のチップ化された半導体基板１０においては、半導体基板１０の端部から割れが生じ易い。これに対し、本実施形態においては、素子形成領域３０を取り囲む環状の外周領域５０が、素子形成領域３０よりも肉厚の厚肉領域となっている。したがって、ダイシング後のチップ化された半導体基板１０に割れが生じにくくなっている。また、厚肉領域としての外周領域５０が環状に設けられているので、チップ化された半導体基板１０を、図示しない回路基板などに搭載する際の搭載性が向上されている。さらには、半導体ウェハ（半導体基板１０）の強度が確保されるため、薄い半導体ウェハ専用に用いる製造装置ではなく、一般的な（通常の）製造装置を用いて、半導体装置１００を形成することができる。

また、本実施形態においても、第２実施形態同様、フィールドストップ層１９が、半導体基板１０の裏面表層における素子形成領域３０の部位のみに形成されている。換言すれば、素子形成領域３０を取り囲む外周領域５０には、フィールドストップ層１９が存在していない。したがって、ＦＷＤ素子３２の動作時において、半導体基板１０への電子の注入がより低減され、これにより素子耐量をさらに向上させることができる。

なお、本実施形態に示した半導体装置１００は、例えば以下に示す製造方法によって形成することができる。表面側プロセスまでは第１実施形態に示した製造方法と同じである。表面側プロセス後、裏面側のプロセスの前に、半導体ウェハを裏面側から選択的にエッチングして、半導体ウェハにおける素子形成領域３０の肉厚を、外周領域５０の肉厚よりも薄くする。エッチング方法は特に限定されるものではないが、好ましくはウェットやドライの異方性エッチングを採用すると良い。本実施形態においては、外周領域５０の厚肉部となる部位の裏面（図５に示す半導体装置１００の符号２３の部位）上を被覆するマスク（特許請求の範囲に記載の第２マスクに相当）を形成し、該マスクを介して、例えばＫＯＨ水溶液による異方性のウェットエッチングを施すことにより、半導体ウェハにおけるマスクから露出された部分を、裏面側から部分的に除去する。これにより、半導体ウェハをダイシングした後の各半導体基板１０（チップ）においても、薄肉領域である素子形成領域３０と厚肉領域である外周領域５０（テーパ部含む）とを含む構成となる。

エッチング工程後、半導体ウェハにおける裏面側から、フィールドストップ層１９や、各素子３１，３２のうちの裏面側部分（コレクタ領域１６、カソード領域１７など）を、例えばイオン注入によって形成する。本実施形態においては、先ず、上記エッチングに用いたマスクを介して、半導体ウェハにおけるマスクから露出された部位（図５に示す、素子形成領域３０の裏面２１とテーパ部の裏面２２に相当）に、ｎ導電型の不純物（上記した第３不純物）をイオン注入する。そして、第３不純物の注入後、上記エッチングに用いたマスクを介して、半導体ウェハにおけるマスクから露出された部位に、上記第３不純物による層よりも浅くｎ導電型の不純物（上記した第１不純物）をイオン注入する。すなわち、第３不純物層の表層に第１不純物層を形成する。

次いで、半導体ウェハの裏面上に、エッチングに用いたマスクとは別の、外周領域５０及び素子形成領域３０の一部を覆う図示しないマスク（上記第１マスク）を形成し、該マスクを介して、素子形成領域３０の部位内の所定位置に、上記第３不純物による層よりも浅くｐ導電型の不純物（上記した第２不純物）をイオン注入する。すなわち、第３不純物層の表層に第２不純物層を形成する。

そして、上記イオン注入の終了後、第２実施形態同様、半導体ウェハの裏面表層のうち、素子形成領域３０の部位のみを選択的にアニールし、不純物を活性化させる。具体的には、半導体ウェハの裏面のうち、素子形成領域３０の部位のみにレーザー光を照射し、イオン注入した各不純物（第１不純物〜第３不純物）のうち、レーザー光の照射された部位のみを電気的に活性化させる。これにより、裏面全面に注入された第１不純物のうちの素子形成領域３０の部位のみが選択的に活性化され、ＦＷＤ素子３２のカソード領域１７となる。同様に、素子形成領域３０内に注入された第２不純物が活性化され、ＩＧＢＴ素子３１のコレクタ領域１６となる。さらには、裏面全面に注入された第３不純物のうちの素子形成領域３０の部位のみが選択的に活性化され、フィールドストップ層１９となる。なお、第１不純物及び第３不純物のうち、外周領域５０の部位は、レーザー光が照射されず、不純物が電気的に活性化されない不活性領域２０となる。

そして、第１実施形態同様、裏面電極１８やダイシングを経ることで、図３に示す半導体装置１００を得ることができる。

このように、本実施形態においても、半導体ウェハの裏面のうち、素子形成領域３０の部位のみにレーザー光を照射する。これにより、第１不純物及び第２不純物のうち、レーザー光の照射された部位のみを電気的に活性化させ、ＩＧＢＴ素子３１のコレクタ領域１６及びＦＷＤ素子３２のカソード領域１７とする。また、第１不純物のうち、レーザー光の照射されない部位、すなわち外周領域５０の部位を、電気的に不活性の状態のままとする。したがって、半導体基板１０における裏面側の表層のうち、素子形成領域３０の裏面側表層のみに、コレクタ領域１６とカソード領域１７を選択的に形成する際のマスクを１枚のみ（上記した第１マスクのみ）とすることができる。すなわち、製造工程を簡素化することができる。

また、レーザーアニールによって、第１不純物の一部及び第２不純物を活性化させるとともに、第３不純物のうちの素子形成領域３０の部位のみを選択的に活性化させて、フィールドストップ層１９とする。したがって、半導体基板１０の裏面側にフィールドストップ層１９、コレクタ領域１６、カソード領域１７を形成する際のマスクを１枚のみ（上記した第１マスクのみ）とすることができる。すなわち、製造工程を簡素化することができる。

なお、素子形成領域３０の厚さを外周領域５０よりも薄くするエッチング時の第２マスクを用いて、第１不純物と第３不純物を注入する。したがって、外周領域５０よりも薄肉の素子形成領域３０を有し、素子形成領域３０のみにフィールドストップ層１９、コレクタ領域１６、カソード領域１７が形成された半導体装置１００を形成するに当たり、マスクの数を低減し、製造工程を簡素化することができる。

なお、上記方法では、エッチング工程の前に、表面側のプロセスを実施する例を示したが、エッチング工程の後に、表面側のプロセスと裏面側のプロセスを順次実施するようにしても良い。

また、外周領域５０よりも薄肉の素子形成領域３０を有し、素子形成領域３０のみにフィールドストップ層１９、コレクタ領域１６、カソード領域１７が形成された半導体装置１００の形成方法としては、第１実施形態に示したように、エッチングに用いるマスク（第２マスク）とは別のマスクを介して、第１不純物を素子形成領域３０のみに選択的に注入する方法を採用することもできる。

以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

本実施形態においては、半導体基板１０の裏面側表層にフィールドストップ層１９が形成される例を示した。すなわち、ＩＧＢＴ素子３１として、フィールドストップ型のＩＧＢＴ素子の例を示した。しかしながら、半導体基板１０にフィールドストップ層１９が形成されない構成を採用することもできる。このような構成においても、第２実施形態や第３実施形態に示した製造方法によれば、コレクタ領域１６及びカソード領域１７の形成に用いるマスクを１枚のみ（上記した第１マスクのみ）とし、製造工程を簡素化することができる。

本実施形態においては、ＩＧＢＴ素子３１のゲート電極１４の構造として、プレーナ構造の例を示した。しかしながら、トレンチ構造やコンケーブ構造を採用することができる。例えば、トレンチ構造の場合、半導体基板１０の表面よりベース領域１１を貫通し、底面が半導体基板１０に達するトレンチが選択的に形成され、トレンチ底面及び側面上に形成されたゲート絶縁膜（図示略）を介してトレンチ内に例えば不純物濃度が１×１０^２０ｃｍ^−３程度のポリシリコンが充填され、ゲート電極１４が構成される。そして、ゲート電極１４の側面に接して、エミッタ領域１２が形成される。

本実施形態においては、特許請求の範囲に記載の第１導電型をｎ導電型、第２導電型をｐ導電型とする例（ｎチャネルのＩＧＢＴ素子３１を有する構成の例）を示した。しかしながら、第１導電型をｐ導電型、第２導電型をｎ導電型（ｐチャネルのＩＧＢＴ素子３１を有する構成）としても良い。

第１実施形態に係る半導体装置において、素子形成領域と外周領域との位置関係を示す平面図である。 図１のＩＩ−ＩＩ線に沿う断面図である。 第２実施形態に係る半導体装置の概略構成を示す断面図である。 半導体ウェハにおけるレーザー光の照射エリアを示す平面図である。 第３実施形態に係る半導体装置の概略構成を示す断面図である。

符号の説明

１０・・・半導体基板
１６・・・コレクタ領域
１７・・・カソード領域
１８・・・裏面電極
１９・・・フィールドストップ層
３０・・・素子形成領域
３１・・・ＩＧＢＴ素子
３２・・・ＦＷＤ素子（転流ダイオード素子）
５０・・・外周領域
１００・・・半導体装置

Claims (3)

1. 第１導電型の半導体基板における外周領域に取り囲まれた素子形成領域に、表面側にゲート電極を有するＩＧＢＴ素子と転流ダイオード素子を形成してなる半導体装置の製造方法であって、
   第１導電型の半導体ウェハにおける裏面全面の表層に、第１導電型、若しくは、第２導電型の第１不純物を注入する第１注入工程と、
   該第１注入工程後、前記半導体ウェハの裏面上に形成した第１マスクを介して、前記半導体ウェハの裏面側表層における前記素子形成領域内の所定位置に、前記第１不純物とは逆の導電型であって、注入した前記第１不純物を打ち消すのに必要となるイオン注入量よりも多い第２不純物を選択的に注入する第２注入工程と、
   前記第２注入工程後、前記半導体ウェハの裏面側における素子形成領域の部位のみにレーザーアニールを行い、注入された前記第１不純物及び前記第２不純物のうち、前記素子形成領域の裏面側表層の部分のみを活性化して、前記ＩＧＢＴ素子を構成する第２導電型のコレクタ領域と、前記転流ダイオード素子を構成する第１導電型のカソード領域とするアニール工程と、
   前記アニール工程後、前記半導体ウェハをダイシングし、前記外周領域に取り囲まれた前記素子形成領域を有する前記半導体基板とする工程と、を備えることを特徴とする半導体装置の製造方法。
2. 前記第１注入工程の前に、前記半導体ウェハにおいて、前記外周領域の裏面上を覆う第２マスクを介して前記半導体ウェハを裏面側からエッチングし、前記素子形成領域の厚さを前記外周領域の厚さよりも薄くするエッチング工程を備え、
   前記第１注入工程では、前記第２マスクを介して前記半導体ウェハの裏面表層に前記第１不純物を注入することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第１注入工程の前に、前記半導体ウェハの裏面表層に第１導電型の第３不純物を注入する工程を備え、
   前記アニール工程において、前記レーザーアニールにより、注入された前記第３不純物のうち、前記素子形成領域の裏面側表層の部分のみを活性化して、フィールドストップ層とすることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。

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