JP4354069B2 - 逆導通機能を有する半導体装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、一導電型の半導体基板の一方の表面に形成された一導電型の一方の主電極領域と、半導体基板の他方の表面に形成された反対導電型の他方の主電極領域との間の電流の流れを制御する反対導電型の制御領域とを具えるスイッチング素子を具える半導体装置、特に逆導通機能を有する半導体装置に関するものである。
【０００２】
【従来の技術】
例えば、パルスレーザ用電源やパルス放電装置用電源として高電圧大電流のパルスを出力する電源装置が使用されている。図１は、パルスレーザ用電源として知られているパルス発生回路の一例を示すものである。このパルス発生回路においては、直流電源１１、スイッチ１２および電流制限抵抗１３を有する充電器１４の出力端子１４ａと１４ｂとの間に静電誘導サイリスタ１５が接続され、この静電誘導サイリスタと並列に共振用のコイル１６およびコンデンサ１７が接続されている。このコンデンサ１７と並列に、コンデンサ１８および大きなインダクタンス値を有するコイル１９を接続し、このインダクタンスと並列に負荷となる放電ギャップ２０が接続されている。
【０００３】
先ず、静電誘導サイリスタ１５を非導通とした状態でスイッチ１２を閉じ、抵抗１３およびコイル１６を経てコンデンサ１７を充電する。この充電過程において、コイル１９のインピーダンスは低周波数においては低いのでコンデンサ１８もこのコイル１９を経て充電される。今、直流電源１１の電圧をＥとすると、コンデンサ１７および１８が共にＥまで充電された後に、静電誘導サイリスタ１５のゲートに接続されているゲート駆動回路２１によって静電誘導サイリスタをターンオンする。このとき、コンデンサ１７の電荷はコイル１６およびコンデンサ１７によって決まる共振特性に応じて静電誘導サイリスタ１５を経て放電し、コンデンサ１７は、充電中の極性とは反対の極性にほぼ−Ｅまで充電される。一方、コンデンサ１８の電荷も静電誘導サイリスタ１５およびコイル１９を経て放電するが、このコイルのインピーダンスは高周波数に対しては非常に高いものであるので、非常にゆっくりと放電する。したがって、放電ギャップ２０間にはほぼ−２Ｅの電圧が印加される。ここで放電が起これば、コンデンサ１７および１８の電荷は放電して消滅することになる。再びスイッチ１２を閉じて充電を開始する。
【０００４】
上述したパルス発生回路において、放電ギャップ２０間に−２Ｅの電圧が印加されたときに適正に放電が行なわれれば、コイル１６およびコンデンサ１７より成る共振回路に蓄積された電荷は消滅するので、図２において実線で示すように、静電誘導サイリスタ１５を逆方向に流れる電流はないが、何らかの原因で放電が適正に起こらなかった場合には、共振回路においてリンギング電流が流れ、図２において破線で示すように静電誘導サイリスタ１５を経て逆方向に大きな電流が流れることになる。図３は静電誘導サイリスタ１５のアノード・カソード間の電圧の変化を示すものであり、放電にミスした場合には、逆方向の電圧が印加されることになる。特に、静電誘導サイリスタ１５のカソードからゲートに逆電流が流れるが、これはダイオードの逆回復現象と同じで、ゲート・カソード間に過大な逆方向電圧が印加される。
【０００５】
このように、スイッチング素子の一例として静電誘導サイリスタ１５のアノード・カソード間に大きな逆電流が流れるときに、静電誘導サイリスタを破壊から保護するために、静電誘導サイリスタと逆並列にダイオードを接続し、逆電流をこのダイオードを経て流すことが提案されている。このようなダイオードを有する静電誘導サイリスタは、一般に逆導通型静電誘導サイリスタと呼ばれている。この逆導通型静電誘導サイリスタにおいては、配線インダクタンスをできるだけ小さくするために、逆並列ダイオードを静電誘導サイリスタと共通の半導体基板に一体に組み込むことが、例えば平成８年電気学会全国大会の予稿集の第４−７６〜４−７７頁において、清水等が「４０００Ｖ級 逆導通ＳＩサイリスタ（１）」として提案している。
【０００６】
図４は、上述した逆導通型静電誘導サイリスタの等価回路図であり、静電誘導サイリスタ３１と並列に、サイリスタのアノードにカソードが接続され、静電誘導サイリスタのカソードにアノードが接続されるようにダイオード３２を接続してある。このダイオード３２のアノードは、抵抗３３を経て静電誘導サイリスタ３１のゲートに接続されており、このゲートには静電誘導サイリスタのターンオン／ターンオフを制御するゲート駆動回路（ＧＣ）３４が接続されている。静電誘導サイリスタ３１のアノードとカソードとの間に実線で示す主電源３５が接続されているときは、静電誘導サイリスタを経て電流ＩＴが流れ、破線で示すように逆極性の電源３６が接続されるときにはダイオード３２に電流ＩＲが流れて静電誘導サイリスタが破壊するのを保護している。
【０００７】
図５は、上述した逆導通型静電誘導サイリスタの構造を示す断面図である。ｎ−型シリコン基板４１の一方の表面にｐ＋型のゲート領域４２が形成されているとともに埋め込みゲート領域４３がチャネル領域内に形成されており、ゲート領域４２と接触するようにゲート電極４５が形成されている。埋め込みゲート領域４３はゲート領域４２によって囲まれるようにくし状に形成されている。チャネル領域の上方にはｎ＋形のカソード領域４６が形成され、このカソード領域は導電層を介してカソード電極４７に接続されており、サイリスタ部４４が形成されている。また、サイリスタ部４４の外側には分離帯４８を介してダイオード４９が形成されている。このダイオード部４９は、ｐ＋型のアノード領域５０とシリコン基板４１の一部４１ａによって構成されたカソード領域とで構成されており、アノード領域５０は導電層を経て静電誘導サイリスタのカソード電極４７に接続されており、カソード領域４１ａはｎ＋型の接点領域５１および導電層を介して静電誘導サイリスタのアノード電極５２に接続されている。
【０００８】
【発明が解決すべき課題】
このような逆導通型静電誘導サイリスタにおいては、アノード・カソード間に逆電圧が印加されるときに、ダイオード部４９が導通して、サイリスタ部４４が破壊するのを防止する効果を狙っている。しかしながら、逆導通型静電誘導サイリスタを上述したパルス発生回路に適用した場合、放電ミスがあったときに、上述したように共振回路におけるリンギング電流によって静電誘導サイリスタ部がしばしば破壊してしまう問題がある。このような問題が発生するメカニズムを明らかにするために、逆導通型静電誘導サイリスタのアノード・カソード間に逆電圧が印加されるときにサイリスタ部がどのような影響を受けるのかをさらに詳細に検討した。
【０００９】
図６、７および８は、逆導通型静電誘導サイリスタをパルス動作させ、放電をミスしたときにアノード・カソード間を流れる電流Iak、ゲート電流Igおよびゲート電圧Vgの変化を示すものであり、これらの図において、Ａはパルス幅ｔｗを長くした場合、Ｂはパルス幅を短くした場合である。電流Iakが３０００Ａ以上で、パルス幅ｔｗを数十μｓ以上と長くしたときには逆導通型静電誘導サイリスタは破壊しないが、パルス幅ｔｗを数百ｎｓ〜数μｓと短くしたときには、逆導通型静電誘導サイリスタは破壊してしまう現象があることを確かめた。また、破壊点は静電誘導サイリスタ部にあり、ダイオード部には異常が発生しないのが特徴である。このことから、逆導通型静電誘導サイリスタが破壊するか否かは、電流Iakの立ち下がり部分の勾配に依存することが推測される。図６Ａの長いパルス幅の場合の勾配は、例えば０．５ＫＡ／μｓであり、図６Ｂの短いパルス幅の場合の勾配は、例えば３ＫＡ／μｓである。また、図８Ｂに示すように、破壊が生じる場合には、ゲート電圧Vgの逆電圧ピークを過ぎた付近に顕著な変動が認められる。
【００１０】
次に、ダイオードに急峻な電流を流そうとするとき、電流の流れ難さを調べた。図９および１０は、図４に示すダイオード３２のアノード・カソード間にパルス状の急峻な電流を流したときの順方向電流ＩＦおよび順方向電圧降下ＶＦを示すものであるが、Ａは電流の立ち上がりの勾配が小さい場合、Ｂは電流の立ち上がりの勾配が大きい場合を示すものである。このように電流ＩＦの立ち上がりの勾配と過渡オン電圧（順回復電圧）ＶＦＰとの間には図１１に示すような密接な相関関係がある。すなわち、耐圧が４０００Ｖのダイオードの場合、電流ＩＦの立ち上がりの勾配ｄＩＦ／ｄｔが５００Ａ／μｓでは、順回復電圧ＶＦＰはほぼ７０Ｖと低いが、１０００Ａ／μｓではほぼ１００Ｖとなり、２０００Ａ／μｓでは約１７０Ｖと高くなっている。
【００１１】
また、図１２は、電流ＩＦの立ち上がりの勾配ｄＩＦ／ｄｔが２０００Ａ／μｓ時のダイオードの順回復電圧ＶＦＰとダイオードの耐圧との関係を示すものであり、ダイオード耐圧が高くなるほど順回復電圧ＶＦＰは高くなっており、耐圧が４０００Ｖのダイオードでは順回復電圧ＶＦＰは１７０Ｖにも達している。逆導通型静電誘導サイリスタにおいては、サイリスタと並列に接続されているダイオード部の耐圧は少なくともサイリスタ部の耐圧に等しくする必要があるので、ダイオード部としても数千ボルトの耐圧を有するものが用いられている。このように耐圧が高いダイオード部の順回復電圧ＶＦＰは高いものとなる。つまり、ダイオード部の耐圧が高い程、特に急峻な順方向パルス電流はダイオード部を流れに難い。
【００１２】
このように、従来の、例えば４ＫＶ耐圧の高耐圧逆導通型静電誘導サイリスタにおいては、サイリスタ部に順方向電流が流れた後に大きな逆電流が急激に流れるとき、保護用のダイオード部が導通できず、図５のチャネル領域４４に蓄積されているキャリアがカソード領域４６からゲート領域４３に向かって急激に逆方向に流れる。特にＸで示す、センターのゲート領域４５より最も急峻にゲート電流が供給されるゲート領域４２の近傍の部位においてキャリアが特に過多となり、ゲート・カソード間におけるダイオード逆回復現象でチャネル間にフィラメンテ−ションが生じ、サイリスタ部４４が破壊してしまうという問題がある。
【００１３】
このような問題は、逆導通型静電誘導サイリスタのみにおいて生じる問題ではなく、通常のサイリスタやゲートターンオフ（ＧＴＯ）ＳＣＲや絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）などのスイッチング素子においても生じるものである。
【００１４】
したがって、本発明の目的は、上述した従来の逆導通型静電誘導サイリスタの欠点を除去し、スイッチング素子に大きな逆電圧が急激に印加される場合にも、保護ダイオードが適切に導通してスイッチング素子を破壊から有効に保護することができる逆導通機能を有する半導体装置を提供しようとするものである。
【００１５】
【課題を解決するための手段】
本発明による導通機能を有する半導体装置は、一導電型の半導体基板の一方の表面に形成された一導電型の一方の主電極領域と、半導体基板の他方の表面に形成された反対導電型の他方の主電極領域との間の電流の流れを制御する反対導電型の制御領域とを具えるスイッチング素子を具える半導体装置において、前記一方の主電極領域と前記他方の主電極領域との間に、それぞれの耐圧が、スイッチング素子の耐圧よりも低い複数のダイオードの直列配置を、前記一方の主電極領域から他方の主電極領域へ流れる電流の方向とは反対の向きに配設したことを特徴とするものである。
【００１６】
このような本発明による半導体装置においては、前記複数のダイオードの直列配置を、前記スイッチング素子を構成する半導体基板の前記一方の表面に一体的に形成するか、前記スイッチング素子を形成した半導体基板とは別体の半導体基板に形成することができる。また、後者の場合には、前記スイッチング素子を形成した半導体基板と前記複数のダイオードの直列配置を形成した半導体基板とを同一のパッケージ内に収納したり、別々のパッケージ内に収納することができるが、配線インダクタンスを最小にするためには、同じパッケージ内に収容するのが好適である。また、高周波パルス回路での配線によるインダクタンスを減ずるためには複数のダイオードの直列配置をスイッチング素子と共に半導体基板に一体的に形成するのが好適である。
【００１７】
本発明による半導体装置においては、前記スイッチング素子を、その一方の主電極領域をカソード領域とし、他方の主電極領域をアノード領域とする静電誘導サイリスタを以て構成するのが好適であるが、この静電誘導サイリスタを、そのアノード領域およびカソード領域にそれぞれ接続されたカソード領域およびアノード領域を有するダイオードを前記半導体基板に一体的に形成した逆導通型静電誘導サイリスタとして構成するのが特に好適である。このような逆導通型静電誘導サイリスタとして構成する場合には、複数のダイオードをフィールドリミッティングリングを兼ねるように構成するのが特に好適である。この場合、保護ダイオードとしての機能を向上すると共にフィールドリミッティングリングとしての機能を向上するために、複数のダイオードの耐圧を外側に行くにしたがって高くなるように構成するのが設計上好適である。
【００１８】
【発明の実施の形態】
図１２は本発明による半導体装置の基本的な構成を示すものである。上述したように、本発明ではスイッチング素子としてはサイリスタの外にＳＣＲやトランジスタなどの半導体スイッチング素子を設けることができるが、以下説明の便宜上スイッチング素子を静電誘導サイリスタとして説明する。静電誘導サイリスタ６１のアノードＡとカソードＫとの間に、それぞれの耐圧が、静電誘導サイリスタの耐圧よりも低い複数のダイオード６２の直列配置６３を、アノードが静電誘導サイリスタ６１のカソードＫに、カソードが静電誘導サイリスタのアノードＡに接続されるように接続したものである。すなわち、ダイオード６２の直列配置６３を静電誘導サイリスタ６１と逆並列に接続したものである。ここで、各ダイオード６２の耐圧は、静電誘導サイリスタ６１の耐圧よりも低いものとし、その個数はこれら複数のダイオードの耐圧の総和が静電誘導サイリスタの耐圧以上となるようにする。
【００１９】
例えば、全てのダイオード６２を同じ特性を有するものとする場合には、静電誘導サイリスタ６１の耐圧を４０００Ｖとし、各ダイオード６２の耐圧を５００Ｖとするときは、８個のダイオードを直列に接続すれば良い。この場合には、図１２から明らかなように、個々のダイオード６２の順回復電圧VFPは、１０Ｖ程度となる。8個のダイオードを直列に配置した場合でも、総合の順方向電圧は１０Ｖ×８＝８０Ｖと、元の４０００Ｖ耐圧ダイオード単体の場合の順方向電圧１７０Ｖよりも低いものとなる。したがって静電誘導サイリスタ６１のカソード・アノード間に急峻な逆電流が流れようとした場合にも、ダイオード６２の直列配置６３は導通し、静電誘導サイリスタへ流れる逆方向電流が緩和されるため静電誘導サイリスタの逆方向電圧が印加されにくくなるため、破壊しにくくなる。
【００２０】
図１４は本発明による半導体装置の他の基本的な構成を示すものであり、静電誘導サイリスタ６１を、これと逆並列にダイオード部６４を設けた逆導通型静電誘導サイリスタとして構成し、これらの逆導通型静電誘導サイリスタと並列に複数のダイオード６２の直列配置６３を配設したものである。
【００２１】
上述した本発明による半導体装置を実施するに当たっては、幾つかの態様が考えられる。例えば、複数のダイオード６２の直列配置６３を、静電誘導サイリスタ６１を形成した半導体基板に一体的に形成することができる。特に、半導体装置を高周波回路に適用するような場合には、配線の漂遊インダクタンスをできるだけ小さくする必要があるので、静電誘導サイリスタ６１とダイオード６２の直列配置６３とを同じ半導体基板に一体的に形成するのが好適である。また、複数のダイオード６２の直列配置６３を、静電誘導サイリスタ６１を形成した半導体基板とは別体に形成することもできる。この場合、ダイオードの直列配置６３は、静電誘導サイリスタ６１を収納するパッケージ内に一緒に収容するのが好適であるが、パッケージの外部に設けることもできる。このような態様は、特に図１３に示す静電誘導サイリスタ６１または図１４に示す逆導通型静電誘導サイリスタ６１とダイオード６４とを形成した既存の半導体装置に適用することができる。
【００２２】
図１５および１６は、上述した図１４に示すようにスイッチング素子である静電誘導サイリスタ６１およびダイオード６４と並列に複数のダイオードの直列配置６３を接続した基本構成を有する本発明による半導体装置の一実施例の構造を示す断面図である。ｎ−型シリコン基板１０１の一方の表面のほぼ中心位置に、ｐ＋型のゲート領域（制御領域）１０２を形成し、このゲート領域を囲むように複数の第１の凹部１０３をリング状に形成し、これらの第１の凹部に沿ってゲート領域１０４を形成する。また、順次のゲート領域１０２および１０３によって囲まれるシリコン基板１０１の部分によって構成されるチャネル領域には埋め込みゲート領域１０５を形成する。ゲート領域１０２および１０３の表面には導電層１０６を形成し、この導電層には中央のゲート領域１０２の上方において、ゲート電極１０７を接続する。また、チャネル領域の表面部分にはｎ＋型のカソード領域（一方の主電極領域）１０８を形成し、このカソード領域を導電層１０９を介してカソード電極１１０を接続する。さらに、シリコン基板１０１の他方の表面にはｐ＋型のアノード領域（他方の主電極領域）１１１を形成し、このアノード領域を導電層１１２を介してアノード電極１１３に接続する。このようにしてサイリスタ部１１４を形成する。
【００２３】
上述したサイリスタ部１１４の外側に１本の第２の凹部１２１をリング状に形成し、この第２の凹部の底部には複数のｐ＋型領域１２２をリング状に形成して分離帯１２３を形成する。
【００２４】
さらに、分離帯１２３の外側には、他のｐ＋型領域よりも幅の広いｐ＋型のアノード領域１３１を形成し、このアノード領域は導電層１３２を介してサイリスタ部１１４のカソード電極１１０に接続する。また、アノード領域１３１と対向するシリコン基板１０１の他方の表面にはｎ＋型のエミッタ領域１３３を形成する。このエミッタ領域１３３は導電層１１２を経てサイリスタ部１１４のアノード電極１１３に接続する。このようにして、サイリスタ部１１４と逆並列に接続された保護用の主ダイオード部１３４を構成する。
【００２５】
上述したサイリスタ部１１４、分離帯１２３および主ダイオード部１３４の構造は従来周知の構造と同じである。本発明においては、主ダイオード部１３４の外側に複数の第３の凹部１４１をリング状に形成し、図１６に拡大して示すように、これら第３の凹部の底面にｐ＋型のアノード領域１４２を、一方に偏らせて形成し、順次の凹部１４１の間のシリコン基板１０１の表面にｎ＋型のカソード接点領域１４３を形成し、このカソード領域を隣接するｐ＋型のアノード領域１４２に導電層１４４を介して順次に接続して複数のダイオードの直列配置部１４５を形成する。図１５には示していないが、シリコン基板１０１の表面の露出部分は、図１６に示すようにシリコン酸化膜のような絶縁膜１４６で覆われている。
【００２６】
図１５に示すように、ダイオードの直列配置部１４５の内の一番内側のダイオードのアノードは主ダイオード部１３４のアノード領域１３１で形成され、一番外側のダイオードのカソードは、最外側のカソード接点領域１４２を介して導電層１１２と一体の導電層１４７を介してサイリスタのアノード電極１１３に接続されている。このようにして、サイリスタ部１１４のカソード電極１１０に最内側のダイオードのアノードが接続され、アノード電極１１３に最外側のダイオードのカソードが接続された複数ダイオードの直列配置部１４５が構成される。また、この複数ダイオードの直列配置部１４５と並列に主ダイオード部１３４が接続されることになる。
【００２７】
本例の半導体装置においては、直列配置されたダイオード単体の耐圧は、主ダイオード部１３４の耐圧よりも十分低いものであり、その順回復電圧は主ダイオードの順回復電圧よりも遥かに低くなり、また順方向に導通するのに要するエネルギー損失も少なくなる。したがって、サイリスタ部１１４に逆電圧が印加されたとき、最初に直列配置の複数のダイオードが導通し、その後主ダイオード部１３４が導通するようになるので、サイリスタ部１１４の破壊を有効に防止することができる。
【００２８】
図１７および１８は本発明による半導体装置の第２の実施例を示す断面図である。本例ではスイッチング素子を主ダイオードを持たない静電誘導サイリスタとして構成し、複数ダイオードの直列配置部１４５を構成する第３の凹部１４１の幅を、内方から外方へ向かうにしたがって徐々に広くして行き、これらダイオードの耐圧を順次に大きくして行くと共にこれらのダイオードのｐ＋型のアノード領域１４２がフィールドリミッティングリングとしての機能を最適に果たすようにしたものである。
【００２９】
図１５および１６に示す第１の実施例でも、複数ダイオードの直列配置部のダイオードのアノード領域はフィールドリミッティングリングとしての機能をある程度は有しているが、第３の凹部１４１の幅は全て等しくなっているので、フィールドリミッティングリングとして最適の機能を有するものではない。これに対して本例では、複数ダイオードの直列配置部１４５の第３の凹部１４１の幅を、ダイオードのｐ＋型のアノード領域１４２はフィールドリミッティングリングとして最適の機能を果たすように内方から外方へ向かうにしたがって徐々に広くして行く。このような構成は、公知のフィールドリミッティングリング設計方法によって容易に実現できる。
【００３０】
図１９は本発明による半導体装置の第３の実施例の構成を示す断面図であり、本例でもスイッチング素子は主ダイオードを持たない静電誘導サイリスタとして構成されている。上述した第１の実施例では、主ダイオード部１３４の他に複数のダイオードの直列配置部１４５を設けたが、本例では主ダイオード部１３４を省いたものである。この場合には、複数ダイオードの直列配置部１４５の最内側のダイオードのｐ＋型アノードは、分離帯１２３を構成するｐ＋型領域１２２で構成する。他の構成は上述した第１および第２の実施例と同様である。
【００３１】
図２０は本発明による半導体装置の第４の実施例の構成を示す断面図であり、スイッチング素子を逆導通型静電誘導サイリスタとして構成したものである。上述した実施例では、複数のダイオードの直列配置をサイリスタを形成したシリコン基板と同じシリコン基板に一体的に形成したが、本例ではシリコン基板１０１にサイリスタ部１１４、分離帯１２３および主ダイオード部１３４のみを形成し、複数ダイオード１５１の直列配置１５２をシリコン基板１０１とは別体に設けたものである。
【００３２】
さらに、本例では個々のダイオード１５１は、ｐ＋−ｉ−ｎ＋構造を有するものとすると共に複数ダイオードの直列配置１５２は、アノード側からカソード側へ向けて面積が小さくなるようなベベリング処理を施したものとする。このような複数ダイオードの直列配置１５２のアノード電極１５３をサイリスタ部１１４のカソード電極１１０に接続し、カソード電極１５４をサイリスタ部１１４のアノード電極１１３と接続する。また、複数ダイオードの直列配置１５２は、サイリスタ部１１４などを形成したシリコン基板１０１を収容するパッケージ内に一緒に収納するのが好適であるが、このパッケージとは別個のパッケージに収容することもできる。
【００３３】
図２１は、本発明による半導体装置と従来の逆導通型静電誘導サイリスタの破壊率を対比して示すものである。主ダイオードのみを設けた従来の逆導通型静電誘導サイリスタにおいては、曲線Ａで示すように、サイリスタに印加される電圧パルスの幅が０．１μｓ以下、したがって逆電圧が印加されたときに逆方向に流れる電流の勾配がほぼ１００ＫＡ／μｓ以上では殆どのサンプルが破壊し、ほぼ１２ＫＡ／μｓでもほぼ半数のサンプルは破壊してしまったが、本発明による半導体装置では曲線Ｂに示すように１００ＫＡ／μｓ以上の急激な勾配の電流が流れても破壊したものはなかった。なお、このデータを取るときの順方向電流のピーク値は４０００Ａとした。
【００３４】
本発明は上述した実施例のみに限定されるものではなく、幾多の変更や変形が可能である。例えば、上述した実施例では半導体基板に静電誘導サイリスタを形成したが、サイリスタの代わりにゲートターンオフ（ＧＴＯ）ＳＣＲや絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）などの半導体スイッチング素子を形成することもできる。また、パルス通電に適した複数ダイオードの直列配置のダイオードの個数もサイリスタの耐圧や個々のダイオードの耐圧などを考慮して任意に定めることができる。
【００３５】
【発明の効果】
上述したように、本発明によれば、半導体基板に基板に形成したスイッチング素子と逆並列となるように、パルス通電に適した複数のダイオードの直列配置を配設し、これら複数のダイオードの各々の耐圧をスイッチング素子の耐圧よりも低くしたため、スイッチング素子を流れる電流が急激に減少し、大きな逆電圧が印加されたときに、複数ダイオードの直列配置が確実に導通するようになるので、スイッチング素子の破壊を有効に防止することができる。
【００３６】
さらに、上述した実施例のように複数のダイオードの各々のアノード領域をフィールドリミッティングリングとしても機能するように構成する場合には、従来のフィールドリミッティングリングを有する半導体装置と殆ど同じサイズで複数のダイオードの直列配置を構成することができ、製造工程の増加も最小とすることができ、コストの上昇もないという利点がある。
【図面の簡単な説明】
【図１】図１は、静電誘導形サイリスタを用いたパルス発生回路の一例の構成を示す回路図である。
【図２】図２は、その動作を説明するための信号波形図である。
【図３】図３は、その動作を説明するための信号波形図である。
【図４】図４は、従来の逆導通型静電誘導サイリスタの基本的な構造を示す線図である。
【図５】図５は、従来の逆導通型静電誘導サイリスタの詳細な構造を示す断面図である。
【図６】図６ＡおよびＢは、従来の静電誘導サイリスタの動作を説明するための信号波形図である。
【図７】図７ＡおよびＢは、従来の静電誘導サイリスタの動作を説明するための信号波形図である。
【図８】図８ＡおよびＢは、従来の静電誘導サイリスタの動作を説明するための信号波形図である。
【図９】図９ＡおよびＢは、従来の静電誘導サイリスタの保護ダイオードの順回復特性を示す信号波形図である。
【図１０】図１０ＡおよびＢは、従来の静電誘導サイリスタの保護ダイオードの過渡オン電圧を示す信号波形図である。
【図１１】図１１は、電流の勾配と順回復電圧との関係を示すグラフである。
【図１２】図１２は、ダイオードの耐圧と順回復電圧との関係を示すグラフである。
【図１３】図１３は、本発明による半導体装置の基本的な構成を示す線図である。
【図１４】図１４は、本発明による半導体装置の他の基本的な構成を示す線図である。
【図１５】図１５は、本発明による半導体装置の第１の実施例の詳細な構造を示す断面図である。
【図１６】図１６は、同じくその一部分を詳細に示す拡大断面図である。
【図１７】図１７は、本発明による半導体装置の第２の実施例の詳細な構造を示す断面図である。
【図１８】図１８は、同じくその一部分を詳細に示す拡大断面図である。
【図１９】図１９は、本発明による半導体装置の第３の実施例の詳細な構造を示す断面図である。
【図２０】図２０は、本発明による半導体装置の第４の実施例の詳細な構造を示す断面図である。
【図２１】図２１は、本発明による半導体装置と従来の逆導通型静電誘導サイリスタの導通破壊テストの結果を示すグラフである。
【符号の説明】
６１ サイリスタ、 ６２ ダイオード、６３ 複数ダイオードの直列配置、 ６４ 主ダイオード、 １０１ シリコン基板、 １０２、１０４ ｐ＋型ゲート領域、 １０３ 第１の凹部、１０５ 埋め込みゲート領域、 １０６ 導電層、 １０７ ゲート電極、 １０８ ｎ＋型カソード領域、 １０９ 導電層、
１１０ カソード電極、 １１１ ｐ＋型アノード領域、 １１２ 導電層、 １１３ アノード電極、 １１４ サイリスタ部、 １２１ 第２の凹部、 １２２ ｐ＋型領域、 １２３ 分離帯、 １３１ ｐ＋型アノード領域、 １３２ 導電層、 １３４ 主ダイオード部、 １４１ 第３の凹部、 １４２ ｐ＋型アノード領域、 １４３ ｎ＋型接点領域、 １４４ 導電層、 １４５ 複数ダイオードの直列配置、 １４６ 絶縁膜、 １４７ アノード電極、 １５１ ダイオード、 １５２ 複数ダイオードの直列配置、 １５３ アノード、１５４ カソード
【産業上の利用分野】
本発明は、一導電型の半導体基板の一方の表面に形成された一導電型の一方の主電極領域と、半導体基板の他方の表面に形成された反対導電型の他方の主電極領域との間の電流の流れを制御する反対導電型の制御領域とを具えるスイッチング素子を具える半導体装置、特に逆導通機能を有する半導体装置に関するものである。
【０００２】
【従来の技術】
例えば、パルスレーザ用電源やパルス放電装置用電源として高電圧大電流のパルスを出力する電源装置が使用されている。図１は、パルスレーザ用電源として知られているパルス発生回路の一例を示すものである。このパルス発生回路においては、直流電源１１、スイッチ１２および電流制限抵抗１３を有する充電器１４の出力端子１４ａと１４ｂとの間に静電誘導サイリスタ１５が接続され、この静電誘導サイリスタと並列に共振用のコイル１６およびコンデンサ１７が接続されている。このコンデンサ１７と並列に、コンデンサ１８および大きなインダクタンス値を有するコイル１９を接続し、このインダクタンスと並列に負荷となる放電ギャップ２０が接続されている。
【０００３】
先ず、静電誘導サイリスタ１５を非導通とした状態でスイッチ１２を閉じ、抵抗１３およびコイル１６を経てコンデンサ１７を充電する。この充電過程において、コイル１９のインピーダンスは低周波数においては低いのでコンデンサ１８もこのコイル１９を経て充電される。今、直流電源１１の電圧をＥとすると、コンデンサ１７および１８が共にＥまで充電された後に、静電誘導サイリスタ１５のゲートに接続されているゲート駆動回路２１によって静電誘導サイリスタをターンオンする。このとき、コンデンサ１７の電荷はコイル１６およびコンデンサ１７によって決まる共振特性に応じて静電誘導サイリスタ１５を経て放電し、コンデンサ１７は、充電中の極性とは反対の極性にほぼ−Ｅまで充電される。一方、コンデンサ１８の電荷も静電誘導サイリスタ１５およびコイル１９を経て放電するが、このコイルのインピーダンスは高周波数に対しては非常に高いものであるので、非常にゆっくりと放電する。したがって、放電ギャップ２０間にはほぼ−２Ｅの電圧が印加される。ここで放電が起これば、コンデンサ１７および１８の電荷は放電して消滅することになる。再びスイッチ１２を閉じて充電を開始する。
【０００４】
上述したパルス発生回路において、放電ギャップ２０間に−２Ｅの電圧が印加されたときに適正に放電が行なわれれば、コイル１６およびコンデンサ１７より成る共振回路に蓄積された電荷は消滅するので、図２において実線で示すように、静電誘導サイリスタ１５を逆方向に流れる電流はないが、何らかの原因で放電が適正に起こらなかった場合には、共振回路においてリンギング電流が流れ、図２において破線で示すように静電誘導サイリスタ１５を経て逆方向に大きな電流が流れることになる。図３は静電誘導サイリスタ１５のアノード・カソード間の電圧の変化を示すものであり、放電にミスした場合には、逆方向の電圧が印加されることになる。特に、静電誘導サイリスタ１５のカソードからゲートに逆電流が流れるが、これはダイオードの逆回復現象と同じで、ゲート・カソード間に過大な逆方向電圧が印加される。
【０００５】
このように、スイッチング素子の一例として静電誘導サイリスタ１５のアノード・カソード間に大きな逆電流が流れるときに、静電誘導サイリスタを破壊から保護するために、静電誘導サイリスタと逆並列にダイオードを接続し、逆電流をこのダイオードを経て流すことが提案されている。このようなダイオードを有する静電誘導サイリスタは、一般に逆導通型静電誘導サイリスタと呼ばれている。この逆導通型静電誘導サイリスタにおいては、配線インダクタンスをできるだけ小さくするために、逆並列ダイオードを静電誘導サイリスタと共通の半導体基板に一体に組み込むことが、例えば平成８年電気学会全国大会の予稿集の第４−７６〜４−７７頁において、清水等が「４０００Ｖ級 逆導通ＳＩサイリスタ（１）」として提案している。
【０００６】
図４は、上述した逆導通型静電誘導サイリスタの等価回路図であり、静電誘導サイリスタ３１と並列に、サイリスタのアノードにカソードが接続され、静電誘導サイリスタのカソードにアノードが接続されるようにダイオード３２を接続してある。このダイオード３２のアノードは、抵抗３３を経て静電誘導サイリスタ３１のゲートに接続されており、このゲートには静電誘導サイリスタのターンオン／ターンオフを制御するゲート駆動回路（ＧＣ）３４が接続されている。静電誘導サイリスタ３１のアノードとカソードとの間に実線で示す主電源３５が接続されているときは、静電誘導サイリスタを経て電流ＩＴが流れ、破線で示すように逆極性の電源３６が接続されるときにはダイオード３２に電流ＩＲが流れて静電誘導サイリスタが破壊するのを保護している。
【０００７】
図５は、上述した逆導通型静電誘導サイリスタの構造を示す断面図である。ｎ−型シリコン基板４１の一方の表面にｐ＋型のゲート領域４２が形成されているとともに埋め込みゲート領域４３がチャネル領域内に形成されており、ゲート領域４２と接触するようにゲート電極４５が形成されている。埋め込みゲート領域４３はゲート領域４２によって囲まれるようにくし状に形成されている。チャネル領域の上方にはｎ＋形のカソード領域４６が形成され、このカソード領域は導電層を介してカソード電極４７に接続されており、サイリスタ部４４が形成されている。また、サイリスタ部４４の外側には分離帯４８を介してダイオード４９が形成されている。このダイオード部４９は、ｐ＋型のアノード領域５０とシリコン基板４１の一部４１ａによって構成されたカソード領域とで構成されており、アノード領域５０は導電層を経て静電誘導サイリスタのカソード電極４７に接続されており、カソード領域４１ａはｎ＋型の接点領域５１および導電層を介して静電誘導サイリスタのアノード電極５２に接続されている。
【０００８】
【発明が解決すべき課題】
このような逆導通型静電誘導サイリスタにおいては、アノード・カソード間に逆電圧が印加されるときに、ダイオード部４９が導通して、サイリスタ部４４が破壊するのを防止する効果を狙っている。しかしながら、逆導通型静電誘導サイリスタを上述したパルス発生回路に適用した場合、放電ミスがあったときに、上述したように共振回路におけるリンギング電流によって静電誘導サイリスタ部がしばしば破壊してしまう問題がある。このような問題が発生するメカニズムを明らかにするために、逆導通型静電誘導サイリスタのアノード・カソード間に逆電圧が印加されるときにサイリスタ部がどのような影響を受けるのかをさらに詳細に検討した。
【０００９】
図６、７および８は、逆導通型静電誘導サイリスタをパルス動作させ、放電をミスしたときにアノード・カソード間を流れる電流Iak、ゲート電流Igおよびゲート電圧Vgの変化を示すものであり、これらの図において、Ａはパルス幅ｔｗを長くした場合、Ｂはパルス幅を短くした場合である。電流Iakが３０００Ａ以上で、パルス幅ｔｗを数十μｓ以上と長くしたときには逆導通型静電誘導サイリスタは破壊しないが、パルス幅ｔｗを数百ｎｓ〜数μｓと短くしたときには、逆導通型静電誘導サイリスタは破壊してしまう現象があることを確かめた。また、破壊点は静電誘導サイリスタ部にあり、ダイオード部には異常が発生しないのが特徴である。このことから、逆導通型静電誘導サイリスタが破壊するか否かは、電流Iakの立ち下がり部分の勾配に依存することが推測される。図６Ａの長いパルス幅の場合の勾配は、例えば０．５ＫＡ／μｓであり、図６Ｂの短いパルス幅の場合の勾配は、例えば３ＫＡ／μｓである。また、図８Ｂに示すように、破壊が生じる場合には、ゲート電圧Vgの逆電圧ピークを過ぎた付近に顕著な変動が認められる。
【００１０】
次に、ダイオードに急峻な電流を流そうとするとき、電流の流れ難さを調べた。図９および１０は、図４に示すダイオード３２のアノード・カソード間にパルス状の急峻な電流を流したときの順方向電流ＩＦおよび順方向電圧降下ＶＦを示すものであるが、Ａは電流の立ち上がりの勾配が小さい場合、Ｂは電流の立ち上がりの勾配が大きい場合を示すものである。このように電流ＩＦの立ち上がりの勾配と過渡オン電圧（順回復電圧）ＶＦＰとの間には図１１に示すような密接な相関関係がある。すなわち、耐圧が４０００Ｖのダイオードの場合、電流ＩＦの立ち上がりの勾配ｄＩＦ／ｄｔが５００Ａ／μｓでは、順回復電圧ＶＦＰはほぼ７０Ｖと低いが、１０００Ａ／μｓではほぼ１００Ｖとなり、２０００Ａ／μｓでは約１７０Ｖと高くなっている。
【００１１】
また、図１２は、電流ＩＦの立ち上がりの勾配ｄＩＦ／ｄｔが２０００Ａ／μｓ時のダイオードの順回復電圧ＶＦＰとダイオードの耐圧との関係を示すものであり、ダイオード耐圧が高くなるほど順回復電圧ＶＦＰは高くなっており、耐圧が４０００Ｖのダイオードでは順回復電圧ＶＦＰは１７０Ｖにも達している。逆導通型静電誘導サイリスタにおいては、サイリスタと並列に接続されているダイオード部の耐圧は少なくともサイリスタ部の耐圧に等しくする必要があるので、ダイオード部としても数千ボルトの耐圧を有するものが用いられている。このように耐圧が高いダイオード部の順回復電圧ＶＦＰは高いものとなる。つまり、ダイオード部の耐圧が高い程、特に急峻な順方向パルス電流はダイオード部を流れに難い。
【００１２】
このように、従来の、例えば４ＫＶ耐圧の高耐圧逆導通型静電誘導サイリスタにおいては、サイリスタ部に順方向電流が流れた後に大きな逆電流が急激に流れるとき、保護用のダイオード部が導通できず、図５のチャネル領域４４に蓄積されているキャリアがカソード領域４６からゲート領域４３に向かって急激に逆方向に流れる。特にＸで示す、センターのゲート領域４５より最も急峻にゲート電流が供給されるゲート領域４２の近傍の部位においてキャリアが特に過多となり、ゲート・カソード間におけるダイオード逆回復現象でチャネル間にフィラメンテ−ションが生じ、サイリスタ部４４が破壊してしまうという問題がある。
【００１３】
このような問題は、逆導通型静電誘導サイリスタのみにおいて生じる問題ではなく、通常のサイリスタやゲートターンオフ（ＧＴＯ）ＳＣＲや絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）などのスイッチング素子においても生じるものである。
【００１４】
したがって、本発明の目的は、上述した従来の逆導通型静電誘導サイリスタの欠点を除去し、スイッチング素子に大きな逆電圧が急激に印加される場合にも、保護ダイオードが適切に導通してスイッチング素子を破壊から有効に保護することができる逆導通機能を有する半導体装置を提供しようとするものである。
【００１５】
【課題を解決するための手段】
本発明による導通機能を有する半導体装置は、一導電型の半導体基板の一方の表面に形成された一導電型の一方の主電極領域と、半導体基板の他方の表面に形成された反対導電型の他方の主電極領域との間の電流の流れを制御する反対導電型の制御領域とを具えるスイッチング素子を具える半導体装置において、前記一方の主電極領域と前記他方の主電極領域との間に、それぞれの耐圧が、スイッチング素子の耐圧よりも低い複数のダイオードの直列配置を、前記一方の主電極領域から他方の主電極領域へ流れる電流の方向とは反対の向きに配設したことを特徴とするものである。
【００１６】
このような本発明による半導体装置においては、前記複数のダイオードの直列配置を、前記スイッチング素子を構成する半導体基板の前記一方の表面に一体的に形成するか、前記スイッチング素子を形成した半導体基板とは別体の半導体基板に形成することができる。また、後者の場合には、前記スイッチング素子を形成した半導体基板と前記複数のダイオードの直列配置を形成した半導体基板とを同一のパッケージ内に収納したり、別々のパッケージ内に収納することができるが、配線インダクタンスを最小にするためには、同じパッケージ内に収容するのが好適である。また、高周波パルス回路での配線によるインダクタンスを減ずるためには複数のダイオードの直列配置をスイッチング素子と共に半導体基板に一体的に形成するのが好適である。
【００１７】
本発明による半導体装置においては、前記スイッチング素子を、その一方の主電極領域をカソード領域とし、他方の主電極領域をアノード領域とする静電誘導サイリスタを以て構成するのが好適であるが、この静電誘導サイリスタを、そのアノード領域およびカソード領域にそれぞれ接続されたカソード領域およびアノード領域を有するダイオードを前記半導体基板に一体的に形成した逆導通型静電誘導サイリスタとして構成するのが特に好適である。このような逆導通型静電誘導サイリスタとして構成する場合には、複数のダイオードをフィールドリミッティングリングを兼ねるように構成するのが特に好適である。この場合、保護ダイオードとしての機能を向上すると共にフィールドリミッティングリングとしての機能を向上するために、複数のダイオードの耐圧を外側に行くにしたがって高くなるように構成するのが設計上好適である。
【００１８】
【発明の実施の形態】
図１２は本発明による半導体装置の基本的な構成を示すものである。上述したように、本発明ではスイッチング素子としてはサイリスタの外にＳＣＲやトランジスタなどの半導体スイッチング素子を設けることができるが、以下説明の便宜上スイッチング素子を静電誘導サイリスタとして説明する。静電誘導サイリスタ６１のアノードＡとカソードＫとの間に、それぞれの耐圧が、静電誘導サイリスタの耐圧よりも低い複数のダイオード６２の直列配置６３を、アノードが静電誘導サイリスタ６１のカソードＫに、カソードが静電誘導サイリスタのアノードＡに接続されるように接続したものである。すなわち、ダイオード６２の直列配置６３を静電誘導サイリスタ６１と逆並列に接続したものである。ここで、各ダイオード６２の耐圧は、静電誘導サイリスタ６１の耐圧よりも低いものとし、その個数はこれら複数のダイオードの耐圧の総和が静電誘導サイリスタの耐圧以上となるようにする。
【００１９】
例えば、全てのダイオード６２を同じ特性を有するものとする場合には、静電誘導サイリスタ６１の耐圧を４０００Ｖとし、各ダイオード６２の耐圧を５００Ｖとするときは、８個のダイオードを直列に接続すれば良い。この場合には、図１２から明らかなように、個々のダイオード６２の順回復電圧VFPは、１０Ｖ程度となる。8個のダイオードを直列に配置した場合でも、総合の順方向電圧は１０Ｖ×８＝８０Ｖと、元の４０００Ｖ耐圧ダイオード単体の場合の順方向電圧１７０Ｖよりも低いものとなる。したがって静電誘導サイリスタ６１のカソード・アノード間に急峻な逆電流が流れようとした場合にも、ダイオード６２の直列配置６３は導通し、静電誘導サイリスタへ流れる逆方向電流が緩和されるため静電誘導サイリスタの逆方向電圧が印加されにくくなるため、破壊しにくくなる。
【００２０】
図１４は本発明による半導体装置の他の基本的な構成を示すものであり、静電誘導サイリスタ６１を、これと逆並列にダイオード部６４を設けた逆導通型静電誘導サイリスタとして構成し、これらの逆導通型静電誘導サイリスタと並列に複数のダイオード６２の直列配置６３を配設したものである。
【００２１】
上述した本発明による半導体装置を実施するに当たっては、幾つかの態様が考えられる。例えば、複数のダイオード６２の直列配置６３を、静電誘導サイリスタ６１を形成した半導体基板に一体的に形成することができる。特に、半導体装置を高周波回路に適用するような場合には、配線の漂遊インダクタンスをできるだけ小さくする必要があるので、静電誘導サイリスタ６１とダイオード６２の直列配置６３とを同じ半導体基板に一体的に形成するのが好適である。また、複数のダイオード６２の直列配置６３を、静電誘導サイリスタ６１を形成した半導体基板とは別体に形成することもできる。この場合、ダイオードの直列配置６３は、静電誘導サイリスタ６１を収納するパッケージ内に一緒に収容するのが好適であるが、パッケージの外部に設けることもできる。このような態様は、特に図１３に示す静電誘導サイリスタ６１または図１４に示す逆導通型静電誘導サイリスタ６１とダイオード６４とを形成した既存の半導体装置に適用することができる。
【００２２】
図１５および１６は、上述した図１４に示すようにスイッチング素子である静電誘導サイリスタ６１およびダイオード６４と並列に複数のダイオードの直列配置６３を接続した基本構成を有する本発明による半導体装置の一実施例の構造を示す断面図である。ｎ−型シリコン基板１０１の一方の表面のほぼ中心位置に、ｐ＋型のゲート領域（制御領域）１０２を形成し、このゲート領域を囲むように複数の第１の凹部１０３をリング状に形成し、これらの第１の凹部に沿ってゲート領域１０４を形成する。また、順次のゲート領域１０２および１０３によって囲まれるシリコン基板１０１の部分によって構成されるチャネル領域には埋め込みゲート領域１０５を形成する。ゲート領域１０２および１０３の表面には導電層１０６を形成し、この導電層には中央のゲート領域１０２の上方において、ゲート電極１０７を接続する。また、チャネル領域の表面部分にはｎ＋型のカソード領域（一方の主電極領域）１０８を形成し、このカソード領域を導電層１０９を介してカソード電極１１０を接続する。さらに、シリコン基板１０１の他方の表面にはｐ＋型のアノード領域（他方の主電極領域）１１１を形成し、このアノード領域を導電層１１２を介してアノード電極１１３に接続する。このようにしてサイリスタ部１１４を形成する。
【００２３】
上述したサイリスタ部１１４の外側に１本の第２の凹部１２１をリング状に形成し、この第２の凹部の底部には複数のｐ＋型領域１２２をリング状に形成して分離帯１２３を形成する。
【００２４】
さらに、分離帯１２３の外側には、他のｐ＋型領域よりも幅の広いｐ＋型のアノード領域１３１を形成し、このアノード領域は導電層１３２を介してサイリスタ部１１４のカソード電極１１０に接続する。また、アノード領域１３１と対向するシリコン基板１０１の他方の表面にはｎ＋型のエミッタ領域１３３を形成する。このエミッタ領域１３３は導電層１１２を経てサイリスタ部１１４のアノード電極１１３に接続する。このようにして、サイリスタ部１１４と逆並列に接続された保護用の主ダイオード部１３４を構成する。
【００２５】
上述したサイリスタ部１１４、分離帯１２３および主ダイオード部１３４の構造は従来周知の構造と同じである。本発明においては、主ダイオード部１３４の外側に複数の第３の凹部１４１をリング状に形成し、図１６に拡大して示すように、これら第３の凹部の底面にｐ＋型のアノード領域１４２を、一方に偏らせて形成し、順次の凹部１４１の間のシリコン基板１０１の表面にｎ＋型のカソード接点領域１４３を形成し、このカソード領域を隣接するｐ＋型のアノード領域１４２に導電層１４４を介して順次に接続して複数のダイオードの直列配置部１４５を形成する。図１５には示していないが、シリコン基板１０１の表面の露出部分は、図１６に示すようにシリコン酸化膜のような絶縁膜１４６で覆われている。
【００２６】
図１５に示すように、ダイオードの直列配置部１４５の内の一番内側のダイオードのアノードは主ダイオード部１３４のアノード領域１３１で形成され、一番外側のダイオードのカソードは、最外側のカソード接点領域１４２を介して導電層１１２と一体の導電層１４７を介してサイリスタのアノード電極１１３に接続されている。このようにして、サイリスタ部１１４のカソード電極１１０に最内側のダイオードのアノードが接続され、アノード電極１１３に最外側のダイオードのカソードが接続された複数ダイオードの直列配置部１４５が構成される。また、この複数ダイオードの直列配置部１４５と並列に主ダイオード部１３４が接続されることになる。
【００２７】
本例の半導体装置においては、直列配置されたダイオード単体の耐圧は、主ダイオード部１３４の耐圧よりも十分低いものであり、その順回復電圧は主ダイオードの順回復電圧よりも遥かに低くなり、また順方向に導通するのに要するエネルギー損失も少なくなる。したがって、サイリスタ部１１４に逆電圧が印加されたとき、最初に直列配置の複数のダイオードが導通し、その後主ダイオード部１３４が導通するようになるので、サイリスタ部１１４の破壊を有効に防止することができる。
【００２８】
図１７および１８は本発明による半導体装置の第２の実施例を示す断面図である。本例ではスイッチング素子を主ダイオードを持たない静電誘導サイリスタとして構成し、複数ダイオードの直列配置部１４５を構成する第３の凹部１４１の幅を、内方から外方へ向かうにしたがって徐々に広くして行き、これらダイオードの耐圧を順次に大きくして行くと共にこれらのダイオードのｐ＋型のアノード領域１４２がフィールドリミッティングリングとしての機能を最適に果たすようにしたものである。
【００２９】
図１５および１６に示す第１の実施例でも、複数ダイオードの直列配置部のダイオードのアノード領域はフィールドリミッティングリングとしての機能をある程度は有しているが、第３の凹部１４１の幅は全て等しくなっているので、フィールドリミッティングリングとして最適の機能を有するものではない。これに対して本例では、複数ダイオードの直列配置部１４５の第３の凹部１４１の幅を、ダイオードのｐ＋型のアノード領域１４２はフィールドリミッティングリングとして最適の機能を果たすように内方から外方へ向かうにしたがって徐々に広くして行く。このような構成は、公知のフィールドリミッティングリング設計方法によって容易に実現できる。
【００３０】
図１９は本発明による半導体装置の第３の実施例の構成を示す断面図であり、本例でもスイッチング素子は主ダイオードを持たない静電誘導サイリスタとして構成されている。上述した第１の実施例では、主ダイオード部１３４の他に複数のダイオードの直列配置部１４５を設けたが、本例では主ダイオード部１３４を省いたものである。この場合には、複数ダイオードの直列配置部１４５の最内側のダイオードのｐ＋型アノードは、分離帯１２３を構成するｐ＋型領域１２２で構成する。他の構成は上述した第１および第２の実施例と同様である。
【００３１】
図２０は本発明による半導体装置の第４の実施例の構成を示す断面図であり、スイッチング素子を逆導通型静電誘導サイリスタとして構成したものである。上述した実施例では、複数のダイオードの直列配置をサイリスタを形成したシリコン基板と同じシリコン基板に一体的に形成したが、本例ではシリコン基板１０１にサイリスタ部１１４、分離帯１２３および主ダイオード部１３４のみを形成し、複数ダイオード１５１の直列配置１５２をシリコン基板１０１とは別体に設けたものである。
【００３２】
さらに、本例では個々のダイオード１５１は、ｐ＋−ｉ−ｎ＋構造を有するものとすると共に複数ダイオードの直列配置１５２は、アノード側からカソード側へ向けて面積が小さくなるようなベベリング処理を施したものとする。このような複数ダイオードの直列配置１５２のアノード電極１５３をサイリスタ部１１４のカソード電極１１０に接続し、カソード電極１５４をサイリスタ部１１４のアノード電極１１３と接続する。また、複数ダイオードの直列配置１５２は、サイリスタ部１１４などを形成したシリコン基板１０１を収容するパッケージ内に一緒に収納するのが好適であるが、このパッケージとは別個のパッケージに収容することもできる。
【００３３】
図２１は、本発明による半導体装置と従来の逆導通型静電誘導サイリスタの破壊率を対比して示すものである。主ダイオードのみを設けた従来の逆導通型静電誘導サイリスタにおいては、曲線Ａで示すように、サイリスタに印加される電圧パルスの幅が０．１μｓ以下、したがって逆電圧が印加されたときに逆方向に流れる電流の勾配がほぼ１００ＫＡ／μｓ以上では殆どのサンプルが破壊し、ほぼ１２ＫＡ／μｓでもほぼ半数のサンプルは破壊してしまったが、本発明による半導体装置では曲線Ｂに示すように１００ＫＡ／μｓ以上の急激な勾配の電流が流れても破壊したものはなかった。なお、このデータを取るときの順方向電流のピーク値は４０００Ａとした。
【００３４】
本発明は上述した実施例のみに限定されるものではなく、幾多の変更や変形が可能である。例えば、上述した実施例では半導体基板に静電誘導サイリスタを形成したが、サイリスタの代わりにゲートターンオフ（ＧＴＯ）ＳＣＲや絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）などの半導体スイッチング素子を形成することもできる。また、パルス通電に適した複数ダイオードの直列配置のダイオードの個数もサイリスタの耐圧や個々のダイオードの耐圧などを考慮して任意に定めることができる。
【００３５】
【発明の効果】
上述したように、本発明によれば、半導体基板に基板に形成したスイッチング素子と逆並列となるように、パルス通電に適した複数のダイオードの直列配置を配設し、これら複数のダイオードの各々の耐圧をスイッチング素子の耐圧よりも低くしたため、スイッチング素子を流れる電流が急激に減少し、大きな逆電圧が印加されたときに、複数ダイオードの直列配置が確実に導通するようになるので、スイッチング素子の破壊を有効に防止することができる。
【００３６】
さらに、上述した実施例のように複数のダイオードの各々のアノード領域をフィールドリミッティングリングとしても機能するように構成する場合には、従来のフィールドリミッティングリングを有する半導体装置と殆ど同じサイズで複数のダイオードの直列配置を構成することができ、製造工程の増加も最小とすることができ、コストの上昇もないという利点がある。
【図面の簡単な説明】
【図１】図１は、静電誘導形サイリスタを用いたパルス発生回路の一例の構成を示す回路図である。
【図２】図２は、その動作を説明するための信号波形図である。
【図３】図３は、その動作を説明するための信号波形図である。
【図４】図４は、従来の逆導通型静電誘導サイリスタの基本的な構造を示す線図である。
【図５】図５は、従来の逆導通型静電誘導サイリスタの詳細な構造を示す断面図である。
【図６】図６ＡおよびＢは、従来の静電誘導サイリスタの動作を説明するための信号波形図である。
【図７】図７ＡおよびＢは、従来の静電誘導サイリスタの動作を説明するための信号波形図である。
【図８】図８ＡおよびＢは、従来の静電誘導サイリスタの動作を説明するための信号波形図である。
【図９】図９ＡおよびＢは、従来の静電誘導サイリスタの保護ダイオードの順回復特性を示す信号波形図である。
【図１０】図１０ＡおよびＢは、従来の静電誘導サイリスタの保護ダイオードの過渡オン電圧を示す信号波形図である。
【図１１】図１１は、電流の勾配と順回復電圧との関係を示すグラフである。
【図１２】図１２は、ダイオードの耐圧と順回復電圧との関係を示すグラフである。
【図１３】図１３は、本発明による半導体装置の基本的な構成を示す線図である。
【図１４】図１４は、本発明による半導体装置の他の基本的な構成を示す線図である。
【図１５】図１５は、本発明による半導体装置の第１の実施例の詳細な構造を示す断面図である。
【図１６】図１６は、同じくその一部分を詳細に示す拡大断面図である。
【図１７】図１７は、本発明による半導体装置の第２の実施例の詳細な構造を示す断面図である。
【図１８】図１８は、同じくその一部分を詳細に示す拡大断面図である。
【図１９】図１９は、本発明による半導体装置の第３の実施例の詳細な構造を示す断面図である。
【図２０】図２０は、本発明による半導体装置の第４の実施例の詳細な構造を示す断面図である。
【図２１】図２１は、本発明による半導体装置と従来の逆導通型静電誘導サイリスタの導通破壊テストの結果を示すグラフである。
【符号の説明】
６１ サイリスタ、 ６２ ダイオード、６３ 複数ダイオードの直列配置、 ６４ 主ダイオード、 １０１ シリコン基板、 １０２、１０４ ｐ＋型ゲート領域、 １０３ 第１の凹部、１０５ 埋め込みゲート領域、 １０６ 導電層、 １０７ ゲート電極、 １０８ ｎ＋型カソード領域、 １０９ 導電層、
１１０ カソード電極、 １１１ ｐ＋型アノード領域、 １１２ 導電層、 １１３ アノード電極、 １１４ サイリスタ部、 １２１ 第２の凹部、 １２２ ｐ＋型領域、 １２３ 分離帯、 １３１ ｐ＋型アノード領域、 １３２ 導電層、 １３４ 主ダイオード部、 １４１ 第３の凹部、 １４２ ｐ＋型アノード領域、 １４３ ｎ＋型接点領域、 １４４ 導電層、 １４５ 複数ダイオードの直列配置、 １４６ 絶縁膜、 １４７ アノード電極、 １５１ ダイオード、 １５２ 複数ダイオードの直列配置、 １５３ アノード、１５４ カソード
Claims (11)
- 一導電型の半導体基板の一方の表面に形成された一導電型の一方の主電極領域と、半導体基板の他方の表面に形成された反対導電型の他方の主電極領域との間の電流の流れを制御する反対導電型の制御領域とを具えるスイッチング素子を具える半導体装置において、前記一方の主電極領域と前記他方の主電極領域との間に、それぞれの耐圧が、スイッチング素子の耐圧よりも低い複数のダイオードの直列配置を、前記一方の主電極領域から他方の主電極領域へ流れる電流の方向とは反対の向きに配設したことを特徴とする逆導通機能を有する半導体装置。
- 前記複数のダイオードの直列配置を、前記スイッチング素子を構成する半導体基板の前記一方の表面に一体的に形成したことを特徴とする請求項１に記載の逆導通機能を有する半導体装置。
- 前記複数のダイオードの直列配置を、前記スイッチング素子を形成した半導体基板とは別体の半導体基板に形成したことを特徴とする請求項１に記載の逆導通機能を有する半導体装置。
- 前記スイッチング素子を形成した半導体基板と前記複数のダイオードの直列配置を形成した半導体基板とを同一のパッケージ内に収納したことを特徴とする請求項３に記載の逆導通機能を有する半導体装置。
- 前記スイッチング素子を形成した半導体基板と前記複数のダイオードの直列配置を形成した半導体基板とを別々のパッケージ内に収納したことを特徴とする請求項４に記載の逆導通機能を有する半導体装置。
- 前記スイッチング素子を、その一方の主電極領域をカソード領域とし、他方の主電極領域をアノード領域とする静電誘導サイリスタとすることを特徴とする請求項１〜５の何れかに記載の逆導通機能を有する半導体装置。
- 前記静電誘導サイリスタを、そのアノード領域およびカソード領域にそれぞれ接続されたカソード領域およびアノード領域を有するダイオードを前記半導体基板に一体的に形成した逆導通型静電誘導サイリスタとして構成したことを特徴とする請求項６に記載の逆導通機能を有する半導体装置。
- 前記複数のダイオードの直列配置が、前記半導体基板の一方の表面に形成された複数の凹部と、これらの凹部の底面にそれぞれ形成された反対導電型のアノード領域と、順次の凹部の間に介在する半導体基板の表面部分で形成された一導電型のカソード領域と、互いに隣接するアノード領域とカソード領域との間を接続する導電層とを具えることを特徴とする請求項６に記載の逆導通機能を有する半導体装置。
- 前記複数のダイオードの直列配置の凹部、アノード領域およびカソード領域を前記サイリスタを囲むようにリング状に形成したことを特徴とする請求項７に記載の逆導通機能を有する半導体装置。
- 前記複数のダイオードの直列配置をフィールドリミッティングリングとしての機能を有するように形成したことを特徴とする請求項８に記載の逆導通機能を有する半導体装置。
- 前記複数のダイオードの直列配置の凹部の幅を、中心から外側に向かって徐々に広くしたことを特徴とする請求項９に記載の逆導通機能を有する半導体装置。
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