JP2002252552A - 半導体開閉器 - Google Patents
半導体開閉器Info
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- JP2002252552A JP2002252552A JP2001049556A JP2001049556A JP2002252552A JP 2002252552 A JP2002252552 A JP 2002252552A JP 2001049556 A JP2001049556 A JP 2001049556A JP 2001049556 A JP2001049556 A JP 2001049556A JP 2002252552 A JP2002252552 A JP 2002252552A
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Abstract
(57)【要約】
【課題】電流通電時の損失が低く小型，高速遮断の非接
触開閉器を提供すること。 【解決手段】本発明の非接触交流開閉器は、開閉部のパ
ワー半導体素子が、価電子バンドと伝導電子バンド間の
バンドギャップエネルギが２.０ｅＶ 以上のワイドギャ
ップ半導体結晶を素材としていて、しかも制御信号に対
してリニアな出力特性を有するユニポーラ型トランジス
タである。そして、少なくとも２個の該半導体素子が極
性の向きを逆にして直列接続されていて、それぞれの半
導体素子にほぼ同時に開閉する制御信号を与える制御回
路を備えている。
触開閉器を提供すること。 【解決手段】本発明の非接触交流開閉器は、開閉部のパ
ワー半導体素子が、価電子バンドと伝導電子バンド間の
バンドギャップエネルギが２.０ｅＶ 以上のワイドギャ
ップ半導体結晶を素材としていて、しかも制御信号に対
してリニアな出力特性を有するユニポーラ型トランジス
タである。そして、少なくとも２個の該半導体素子が極
性の向きを逆にして直列接続されていて、それぞれの半
導体素子にほぼ同時に開閉する制御信号を与える制御回
路を備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、交流の配電系統な
らびに交流を電源とする電気回路を開または閉状態に切
換える半導体開閉器に関する。
らびに交流を電源とする電気回路を開または閉状態に切
換える半導体開閉器に関する。
【０００２】
【従来の技術】商用の交流系統の開閉や交流電源に接続
される各種の電気変換装置，電動機などの負荷のオン，
オフには、金属接点を開閉する電磁遮断器，電磁開閉
器，電磁接触器などが使われている。
される各種の電気変換装置，電動機などの負荷のオン，
オフには、金属接点を開閉する電磁遮断器，電磁開閉
器，電磁接触器などが使われている。
【０００３】また、特開平５−１２２０４０号公報には
開閉用に半導体素子を使用した無接点開閉器が開示され
ている。図２は特開平５−１２２０４０号公報に開示さ
れた無接点開閉器を示す。図２において、１は無接点開
閉器、１００は１００Ｖまたは２００Ｖの交流電源、１
０１は同じ電圧の操作電源、２００は電動機などの負荷
である。電源１００から負荷２００に供給される交流電
力を無接点開閉器内のトライアックＳ１で開閉する。開
状態は操作電源の投入によって制御され、トライアック
へのゲート信号はホトカプラーＰＣを通して与えられ
る。トライアックは、双方向サイリスタとも呼ばれ、２
つのサイリスタが逆並列に一体化された半導体交流制御
素子であり、電圧，電流容量の比較的小さな用途に簡便
な交流スイッチとして多用されている。容量の大きな用
途には個別の２つのサイリスタ素子を逆並列に接続す
る。かかる半導体開閉器は、長寿命，高頻度の開閉，無
騒音，メンテナンスフリーなどの特長を有する。
開閉用に半導体素子を使用した無接点開閉器が開示され
ている。図２は特開平５−１２２０４０号公報に開示さ
れた無接点開閉器を示す。図２において、１は無接点開
閉器、１００は１００Ｖまたは２００Ｖの交流電源、１
０１は同じ電圧の操作電源、２００は電動機などの負荷
である。電源１００から負荷２００に供給される交流電
力を無接点開閉器内のトライアックＳ１で開閉する。開
状態は操作電源の投入によって制御され、トライアック
へのゲート信号はホトカプラーＰＣを通して与えられ
る。トライアックは、双方向サイリスタとも呼ばれ、２
つのサイリスタが逆並列に一体化された半導体交流制御
素子であり、電圧，電流容量の比較的小さな用途に簡便
な交流スイッチとして多用されている。容量の大きな用
途には個別の２つのサイリスタ素子を逆並列に接続す
る。かかる半導体開閉器は、長寿命，高頻度の開閉，無
騒音，メンテナンスフリーなどの特長を有する。
【０００４】また、特開平１０−１１２９２６号公報、
特開平９−１７６６０号公報には、自己ターンオフ機能
を有するＧＴＯサイリスタ，バイポーラトランジスタ，
IGBT，ＭＯＳＦＥＴ，ＳＩＴなどを用いた開閉器が開示
されている。
特開平９−１７６６０号公報には、自己ターンオフ機能
を有するＧＴＯサイリスタ，バイポーラトランジスタ，
IGBT，ＭＯＳＦＥＴ，ＳＩＴなどを用いた開閉器が開示
されている。
【０００５】
【発明が解決しようとする課題】上記従来技術の開閉器
には以下の問題がある。
には以下の問題がある。
【０００６】前記金属接点を開閉する電磁遮断器，電磁
開閉器，電磁接触器などの機械式接点では１）動作速度
が遅く（通常０.１〜０.２秒の開閉時間）、２）接点の
摩耗のため開閉頻度が制限されるという問題があるの
で、高速動作や高い信頼性を要求される電力利用システ
ムには容易に適用できない。
開閉器，電磁接触器などの機械式接点では１）動作速度
が遅く（通常０.１〜０.２秒の開閉時間）、２）接点の
摩耗のため開閉頻度が制限されるという問題があるの
で、高速動作や高い信頼性を要求される電力利用システ
ムには容易に適用できない。
【０００７】特開平５−１２２０４０号公報に開示され
た無接点開閉器では、電流通電時のサイリスタ素子では
内部電圧降下が２Ｖ〜５Ｖになるために電力損失が大き
いことや、開閉器が開から閉に移行するには最小限、交
流の半波の通電時間すなわち８ミリ秒〜１０ミリ秒の時
間を要し、その間に定格電流の２０〜３０倍の極めて大
きな短絡電流が生じる問題がある。
た無接点開閉器では、電流通電時のサイリスタ素子では
内部電圧降下が２Ｖ〜５Ｖになるために電力損失が大き
いことや、開閉器が開から閉に移行するには最小限、交
流の半波の通電時間すなわち８ミリ秒〜１０ミリ秒の時
間を要し、その間に定格電流の２０〜３０倍の極めて大
きな短絡電流が生じる問題がある。
【０００８】また、前記特開平１０−１１２９２６号公
報や特開平９−１７６６０号公報に開示された開閉器を
商用電源の１００Ｖ，２００Ｖ，４００Ｖ，３ｋＶ，６
ｋＶなどの高電圧配電に適用する場合、一般には、高圧
素子のオン時の発生損失が通常のサイリスタより大きく
なるので、先に述べた損失の問題は一層深刻になる。異
常電流を検知してから可能な限り速やかに電流を遮断す
るので、開閉器の遮断によって、開閉器の負荷側に接続
された電気機器への電力の供給が瞬時にストップされる
ため、これらの機器の異常時に対する電気的な対応が次
の電力が供給されるまでの間一切できないと言う新たな
問題が生じる。
報や特開平９−１７６６０号公報に開示された開閉器を
商用電源の１００Ｖ，２００Ｖ，４００Ｖ，３ｋＶ，６
ｋＶなどの高電圧配電に適用する場合、一般には、高圧
素子のオン時の発生損失が通常のサイリスタより大きく
なるので、先に述べた損失の問題は一層深刻になる。異
常電流を検知してから可能な限り速やかに電流を遮断す
るので、開閉器の遮断によって、開閉器の負荷側に接続
された電気機器への電力の供給が瞬時にストップされる
ため、これらの機器の異常時に対する電気的な対応が次
の電力が供給されるまでの間一切できないと言う新たな
問題が生じる。
【０００９】本発明の目的は、電流通電時の損失が低く
小型，高速遮断の非接触開閉器の提供にある。
小型，高速遮断の非接触開閉器の提供にある。
【００１０】本発明の他の目的は、小型，低損失，高速
遮断の非接触開閉器を構成する交流制御用の半導体複合
素子の新規な構造の提供にある。
遮断の非接触開閉器を構成する交流制御用の半導体複合
素子の新規な構造の提供にある。
【００１１】
【課題を解決するための手段】本発明の非接触交流開閉
器は、開閉部のパワー半導体素子が、価電子バンドと伝
導電子バンド間のバンドギャップエネルギ（バンドギャ
ップエネルギと略す）が２.０ｅＶ 以上のワイドギャッ
プ半導体結晶を素材としていて、しかも制御信号に対し
てリニアな出力特性を有するユニポーラ型トランジスタ
である。そして、少なくとも２個の該半導体素子が極性
の向きを逆にして直列接続されていて、それぞれの半導
体素子にほぼ同時に開閉する制御信号を与える制御回路
を備えている交流スイッチ回路である。
器は、開閉部のパワー半導体素子が、価電子バンドと伝
導電子バンド間のバンドギャップエネルギ（バンドギャ
ップエネルギと略す）が２.０ｅＶ 以上のワイドギャッ
プ半導体結晶を素材としていて、しかも制御信号に対し
てリニアな出力特性を有するユニポーラ型トランジスタ
である。そして、少なくとも２個の該半導体素子が極性
の向きを逆にして直列接続されていて、それぞれの半導
体素子にほぼ同時に開閉する制御信号を与える制御回路
を備えている交流スイッチ回路である。
【００１２】また、本発明の非接触交流開閉器は、開閉
部のパワー半導体素子のオン制御信号レベルの調整、ま
たはオン制御信号のパルス幅の調整によってパワー半導
体素子通電電流を制限する。
部のパワー半導体素子のオン制御信号レベルの調整、ま
たはオン制御信号のパルス幅の調整によってパワー半導
体素子通電電流を制限する。
【００１３】さらに本発明の非接触交流開閉器は、前記
の交流スイッチ回路の構成要素を同じ半導体チップ内に
一体化する。
の交流スイッチ回路の構成要素を同じ半導体チップ内に
一体化する。
【００１４】
【発明の実施の形態】以下、本発明を具体的な実施例を
もとに詳細に説明する。
もとに詳細に説明する。
【００１５】（実施例１）図１は本発明の本実施例の半
導体開閉器の１相分の構成図である。図１の回路は交流
の相数だけ並列に接続される。図１において、半導体開
閉器１は交流電源１００側の主端子８１，８２と負荷２
００側の主端子８３，８４と制御端子８５とを外部端子
として有し、内部には、バンドギャップエネルギが２.
２〜３.３ｅＶのシリコンカーバイト（ＳｉＣ）の単結
晶を素材とする２つの静電誘導トランジスタ（ＳＩＴ）
２，３と制御回路４とを備える。該ＳＩＴ２，ＳＩＴ３
はそれぞれのドレイン電極７，８が導体１３で互いに電
気的に接続されるとともに、ソース電極９，１０が内部
導体３１，３２によって開閉器の主端子８２，８４にそ
れぞれ接続されている。制御回路４は、交流電源側の主
端子８２と８１とに繋がる内部導体３１，３３から操作
用の電源を取り込んだ電源部１４と、高周波パルスを生
成するＯＣＳ回路１５と、制御信号のラッチング処理や
過電流検出などの信号処理を行う論理部１６と、論理部
１６に繋がる電流センス部６と、制御端子８５から解除
信号などを導入する内部導体２０と、絶縁トランス１７
と、該トランスから前記２つのＳＩＴ２，３のゲート端
子１１，１２へ制御信号を供給するゲート回路１８，１
９とからなる。図１ではゲート回路１８，１９は絶縁ト
ランスからのパルス信号をダイオードＤ１，Ｄ２で整流
してコンデンサＣ１，Ｃ２を充電する回路構成を例示す
るが、本実施例はこの回路構成に限定されない。
導体開閉器の１相分の構成図である。図１の回路は交流
の相数だけ並列に接続される。図１において、半導体開
閉器１は交流電源１００側の主端子８１，８２と負荷２
００側の主端子８３，８４と制御端子８５とを外部端子
として有し、内部には、バンドギャップエネルギが２.
２〜３.３ｅＶのシリコンカーバイト（ＳｉＣ）の単結
晶を素材とする２つの静電誘導トランジスタ（ＳＩＴ）
２，３と制御回路４とを備える。該ＳＩＴ２，ＳＩＴ３
はそれぞれのドレイン電極７，８が導体１３で互いに電
気的に接続されるとともに、ソース電極９，１０が内部
導体３１，３２によって開閉器の主端子８２，８４にそ
れぞれ接続されている。制御回路４は、交流電源側の主
端子８２と８１とに繋がる内部導体３１，３３から操作
用の電源を取り込んだ電源部１４と、高周波パルスを生
成するＯＣＳ回路１５と、制御信号のラッチング処理や
過電流検出などの信号処理を行う論理部１６と、論理部
１６に繋がる電流センス部６と、制御端子８５から解除
信号などを導入する内部導体２０と、絶縁トランス１７
と、該トランスから前記２つのＳＩＴ２，３のゲート端
子１１，１２へ制御信号を供給するゲート回路１８，１
９とからなる。図１ではゲート回路１８，１９は絶縁ト
ランスからのパルス信号をダイオードＤ１，Ｄ２で整流
してコンデンサＣ１，Ｃ２を充電する回路構成を例示す
るが、本実施例はこの回路構成に限定されない。
【００１６】図３は図１の等価回路である。図３中の符
号は図１の同じ符号に対応する。図３では、極性を逆に
して直列接続したシリコンカーバイトの２つのＳＩＴ２
およびＳＩＴ３に対して、エネルギ吸収素子５を並列接
続している。エネルギ吸収素子５は、例えばコンデンサ
と抵抗要素とサージ吸収素子とから構成されており、ト
ランジスタの電流遮断時に回路のエネルギを吸収して素
子に高電圧が印加しないようにする。
号は図１の同じ符号に対応する。図３では、極性を逆に
して直列接続したシリコンカーバイトの２つのＳＩＴ２
およびＳＩＴ３に対して、エネルギ吸収素子５を並列接
続している。エネルギ吸収素子５は、例えばコンデンサ
と抵抗要素とサージ吸収素子とから構成されており、ト
ランジスタの電流遮断時に回路のエネルギを吸収して素
子に高電圧が印加しないようにする。
【００１７】本実施例の動作を図１，図３をもとに説明
する。電源側の主端子８１，８２を交流電源１００に、
負荷側の主端子８３，８４を負荷２００にそれぞれ接続
した通常動作の初期状態では電流が遮断されていること
が開閉器として必要な要件である。本実施例では、制御
回路４のＯＣＳ回路１５がＳＩＴ２およびＳＩＴ３のゲ
ート端子１１，１２に、それぞれのソース端子９，１０
に対して負のゲート信号を与えている間は、前記２つの
ＳＩＴはオフ状態を維持する。２つのＳＩＴは極性が逆
向きに接続しているので、電源からの交流電圧を双方向
に阻止する。
する。電源側の主端子８１，８２を交流電源１００に、
負荷側の主端子８３，８４を負荷２００にそれぞれ接続
した通常動作の初期状態では電流が遮断されていること
が開閉器として必要な要件である。本実施例では、制御
回路４のＯＣＳ回路１５がＳＩＴ２およびＳＩＴ３のゲ
ート端子１１，１２に、それぞれのソース端子９，１０
に対して負のゲート信号を与えている間は、前記２つの
ＳＩＴはオフ状態を維持する。２つのＳＩＴは極性が逆
向きに接続しているので、電源からの交流電圧を双方向
に阻止する。
【００１８】オフ状態の開閉器のオン状態への移行は、
上記のゲートバイアスの維持を指示する論理部１６のラ
ッチング状態を解除する指令２０を制御端子８５に投入
して始まる。ＳＩＴはゲートの逆バイアス状態を解除す
ればオン状態に移行するが、オン状態の通電電流は正バ
イアスのゲート電圧を加えるとさらに増加する。そのた
め、通常は正バイアスのゲート信号を与えてオン状態を
保持する。２つのSITがほぼ同時にオン状態に移行する
ので双方向の交流電流が負荷に流れる。オン状態からオ
フ状態への切換えは前記の最初の状態へ移行することな
ので、ゲート信号のバイアス方向を逆向きにすれば良
い。
上記のゲートバイアスの維持を指示する論理部１６のラ
ッチング状態を解除する指令２０を制御端子８５に投入
して始まる。ＳＩＴはゲートの逆バイアス状態を解除す
ればオン状態に移行するが、オン状態の通電電流は正バ
イアスのゲート電圧を加えるとさらに増加する。そのた
め、通常は正バイアスのゲート信号を与えてオン状態を
保持する。２つのSITがほぼ同時にオン状態に移行する
ので双方向の交流電流が負荷に流れる。オン状態からオ
フ状態への切換えは前記の最初の状態へ移行することな
ので、ゲート信号のバイアス方向を逆向きにすれば良
い。
【００１９】図４は配線系統や負荷に異常が発生し過電
流が流れた場合の動作説明図である。時刻ｔ１において
異常が発生したとすれば、図４（ａ）に示すようにそれ
まで流れていた正常な回路電流２２は時刻ｔ１で急峻に
増大し、放置すると短絡電流２４になる。前記した電流
センサ６が検出した電流の増加率もしくは電流値が予め
定めた規定値を越えた時点で論理部１６が異常を検知す
る。論理部１６が異常を検知する時間はマイクロ秒以下
の短い時間である。以上を検知した論理部１６は直ちに
ゲート信号に反映して通電電流の圧縮を開始する。図４
に２つの制御方法を示す。
流が流れた場合の動作説明図である。時刻ｔ１において
異常が発生したとすれば、図４（ａ）に示すようにそれ
まで流れていた正常な回路電流２２は時刻ｔ１で急峻に
増大し、放置すると短絡電流２４になる。前記した電流
センサ６が検出した電流の増加率もしくは電流値が予め
定めた規定値を越えた時点で論理部１６が異常を検知す
る。論理部１６が異常を検知する時間はマイクロ秒以下
の短い時間である。以上を検知した論理部１６は直ちに
ゲート信号に反映して通電電流の圧縮を開始する。図４
に２つの制御方法を示す。
【００２０】図４（ｂ）はＳＩＴ２，ＳＩＴ３に供給す
るゲート制御信号の電圧値２８を調整して通電電流を制
御する方法である。すなわち、正バイアスのゲート電圧
を時刻ｔ２まで時間経過とともに減少させて通電電流を
図４（ａ）の２５から２６に示すように減少させる。こ
の場合、符号２５，２６で示す電流値は定常時の２〜３
倍程度に設定するとよい。その後、時刻ｔ３まではゲー
ト電圧を低く保持する。ここで時刻ｔ３は、電流を完全
に遮断するか、あるいは事故復帰のシグナルを受けて通
電をもとに復帰させるかの判断が出された時刻である。
時刻ｔ３までは正常時の電流２３の５倍以内、好ましく
は２〜３倍の大きさの電流２７が通電する。勿論、この
間状況によってはいつでも遮断動作を開始できる。すな
わち、ゲート電圧をゼロもしくは逆方向にバイアスすれ
ば、１０マイクロ秒以内に遮断状態に移行できる。ＳＩ
Ｔ２および３は、ユニポーラ型デバイスなので、バイポ
ーラトランジスタやＩＧＢＴ，ＧＴＯサイリスタなどの
バイポーラ型デバイスのような少数キャリアの内部蓄積
がなく、オフ状態への切換えが極めて速い。
るゲート制御信号の電圧値２８を調整して通電電流を制
御する方法である。すなわち、正バイアスのゲート電圧
を時刻ｔ２まで時間経過とともに減少させて通電電流を
図４（ａ）の２５から２６に示すように減少させる。こ
の場合、符号２５，２６で示す電流値は定常時の２〜３
倍程度に設定するとよい。その後、時刻ｔ３まではゲー
ト電圧を低く保持する。ここで時刻ｔ３は、電流を完全
に遮断するか、あるいは事故復帰のシグナルを受けて通
電をもとに復帰させるかの判断が出された時刻である。
時刻ｔ３までは正常時の電流２３の５倍以内、好ましく
は２〜３倍の大きさの電流２７が通電する。勿論、この
間状況によってはいつでも遮断動作を開始できる。すな
わち、ゲート電圧をゼロもしくは逆方向にバイアスすれ
ば、１０マイクロ秒以内に遮断状態に移行できる。ＳＩ
Ｔ２および３は、ユニポーラ型デバイスなので、バイポ
ーラトランジスタやＩＧＢＴ，ＧＴＯサイリスタなどの
バイポーラ型デバイスのような少数キャリアの内部蓄積
がなく、オフ状態への切換えが極めて速い。
【００２１】図４（ｃ）はゲートパルス幅を調整して通
電電流を制御する方法である。商用交流周波数（５０〜
６０Ｈｚ）の数倍〜１０倍の一定周波数でゲートパルス
２９を供給し、それぞれのパルス幅ｔｗを変えてＳＩＴ
２，ＳＩＴ３に流れる電流の通電期間を調整し、実効的
な通電電流を制御する。前記図４（ｂ）では、電流を縮
小している期間中ＳＩＴ内部の消費電力が大きいので、
負荷状態や圧縮期間によっては素子の過渡的なパワー耐
量を越えるおそれがあるが、これに対して、図４（ｃ）
の方法では、ＳＩＴ内部の消費電力が小さいので、この
ような問題は少ない。
電電流を制御する方法である。商用交流周波数（５０〜
６０Ｈｚ）の数倍〜１０倍の一定周波数でゲートパルス
２９を供給し、それぞれのパルス幅ｔｗを変えてＳＩＴ
２，ＳＩＴ３に流れる電流の通電期間を調整し、実効的
な通電電流を制御する。前記図４（ｂ）では、電流を縮
小している期間中ＳＩＴ内部の消費電力が大きいので、
負荷状態や圧縮期間によっては素子の過渡的なパワー耐
量を越えるおそれがあるが、これに対して、図４（ｃ）
の方法では、ＳＩＴ内部の消費電力が小さいので、この
ような問題は少ない。
【００２２】本実施例では発生損失が大幅に低減する。
これについて以下述べる。電力用半導体素子の通電時の
電圧降下（ＶＦ）と通電電流（ＩＦ）とは、一般に次の
関係式で表わされる。
これについて以下述べる。電力用半導体素子の通電時の
電圧降下（ＶＦ）と通電電流（ＩＦ）とは、一般に次の
関係式で表わされる。
【００２３】 ＶＦ＝ａ＋ｂ・ＩＦ …（１） ここで、ａ，ｂは定数であって、ａはｐｎ接合における
接合の拡散電位に依る接合電圧であり、ｂは電流と電圧
の勾配を表わす。正弦波の交流では、実効電流をＩＲＭ
Ｓとすると通電電流（ＩＦ）は、 ＩＦ＝１.４１４・ＩＲＭＳ・sinωｔ（ωは角速度） …（２） と表わされるので、交流電流の通電による素子１個あた
りの内部の発生損失＜Ｐ＞は、 ＜Ｐ＞＝０.９・ａ・ＩＲＭＳ＋ｂ・(ＩＲＭＳ)2 …（３） と表わされる。
接合の拡散電位に依る接合電圧であり、ｂは電流と電圧
の勾配を表わす。正弦波の交流では、実効電流をＩＲＭ
Ｓとすると通電電流（ＩＦ）は、 ＩＦ＝１.４１４・ＩＲＭＳ・sinωｔ（ωは角速度） …（２） と表わされるので、交流電流の通電による素子１個あた
りの内部の発生損失＜Ｐ＞は、 ＜Ｐ＞＝０.９・ａ・ＩＲＭＳ＋ｂ・(ＩＲＭＳ)2 …（３） と表わされる。
【００２４】従来技術のように２個のサイリスタを逆並
列に接続した場合は、それぞれのサイリスタに半波電流
が流れるので２個の全損失は上の式の値に等しくなる
が、本実施例のようにＳＩＴを２個直列に接続する場合
は、全損失は上の式の値の２倍になる。
列に接続した場合は、それぞれのサイリスタに半波電流
が流れるので２個の全損失は上の式の値に等しくなる
が、本実施例のようにＳＩＴを２個直列に接続する場合
は、全損失は上の式の値の２倍になる。
【００２５】図５に、交流電圧２２０Ｖの開閉器に耐電
圧６００Ｖの半導体素子を適用した場合の、実効電流と
開閉器１相分の素子の内部発生損失との関係を示す。図
５において、３４はシリコンカーバイト（ＳｉＣ）のＳ
ＩＴを２個直列に接続した本実施例の開閉器の場合を示
し、３５は同じ耐電圧のシリコン（Ｓｉ）のサイリスタ
を２個並列に接続した従来技術の開閉器の場合を、３６
はシリコンカーバイトのサイリスタを２個並列に接続し
た場合の発生損失を示す。いずれの場合も、半導体素子
の１個あたりの面積を同じ条件で計算した。曲線３４の
シリコンカーバイトのＳＩＴを使用した本実施例の損失
は、シリコンのサイリスタを使用した従来技術の損失に
比べて大きく低減していて、例えば、実効電流が３０Ａ
の場合、それぞれ２Ｗと４０Ｗとなり、約１／２０の損
失に低減でき、開閉器の電圧電流容量の０.１％ 以下に
まで小さくできる。このような損失の差は、半導体材料
の相違だけでなく素子の出力特性の相違にもよる。すな
わち、ＳＩＴでは、主端子のドレイン（Ｄ）とソース
（Ｓ）間に流れる電流にはｐｎ接合を通過する通電路が
ない。そのためＳＩＴはリニアな出力特性を示す。つま
り、前述（１）式の電圧降下（ＶＦ）と通電電流（Ｉ
Ｆ）の関係でａ＝０となる。その結果、上記（３）式の
発生損失＜Ｐ＞の右辺第１項がゼロとなり、大幅な損失
低減になる。他方、シリコンカーバイトの半導体の場
合、ｐｎ接合の接合電圧は約２.５Ｖ であり、シリコン
のｐｎ接合の１.０Ｖより１.５Ｖも高い。そのため、図
５の曲線３６のように、シリコンカーバイトのサイリス
タの損失はシリコンの場合より大きな損失となる。ま
た、サイリスタの場合は前記（３）式の＜Ｐ＞の右辺第
１項が支配的なので、半導体素子の面積を大きくしても
全体の損失低減にはならない。一方、ＳＩＴは素子面積
を大きくすれば損失をより一層低減できる。
圧６００Ｖの半導体素子を適用した場合の、実効電流と
開閉器１相分の素子の内部発生損失との関係を示す。図
５において、３４はシリコンカーバイト（ＳｉＣ）のＳ
ＩＴを２個直列に接続した本実施例の開閉器の場合を示
し、３５は同じ耐電圧のシリコン（Ｓｉ）のサイリスタ
を２個並列に接続した従来技術の開閉器の場合を、３６
はシリコンカーバイトのサイリスタを２個並列に接続し
た場合の発生損失を示す。いずれの場合も、半導体素子
の１個あたりの面積を同じ条件で計算した。曲線３４の
シリコンカーバイトのＳＩＴを使用した本実施例の損失
は、シリコンのサイリスタを使用した従来技術の損失に
比べて大きく低減していて、例えば、実効電流が３０Ａ
の場合、それぞれ２Ｗと４０Ｗとなり、約１／２０の損
失に低減でき、開閉器の電圧電流容量の０.１％ 以下に
まで小さくできる。このような損失の差は、半導体材料
の相違だけでなく素子の出力特性の相違にもよる。すな
わち、ＳＩＴでは、主端子のドレイン（Ｄ）とソース
（Ｓ）間に流れる電流にはｐｎ接合を通過する通電路が
ない。そのためＳＩＴはリニアな出力特性を示す。つま
り、前述（１）式の電圧降下（ＶＦ）と通電電流（Ｉ
Ｆ）の関係でａ＝０となる。その結果、上記（３）式の
発生損失＜Ｐ＞の右辺第１項がゼロとなり、大幅な損失
低減になる。他方、シリコンカーバイトの半導体の場
合、ｐｎ接合の接合電圧は約２.５Ｖ であり、シリコン
のｐｎ接合の１.０Ｖより１.５Ｖも高い。そのため、図
５の曲線３６のように、シリコンカーバイトのサイリス
タの損失はシリコンの場合より大きな損失となる。ま
た、サイリスタの場合は前記（３）式の＜Ｐ＞の右辺第
１項が支配的なので、半導体素子の面積を大きくしても
全体の損失低減にはならない。一方、ＳＩＴは素子面積
を大きくすれば損失をより一層低減できる。
【００２６】（実施例２）図６に本実施例の半導体開閉
器の１相分の構成図を示す。図７は、図６に示す本実施
例の等価回路である。図６，図７の符号は図３，図４の
同符号の部分に対応する。本実施例では、開閉器の主端
子８２と８４の間にシリコンカーバイトの単結晶から製
作された２個のＳＩＴ２，ＳＩＴ３を直列接続してい
る。ＳＩＴ２，ＳＩＴ３のそれぞれのソース電極９，１
０を導体３７で互いに電気的に接続するとともに、ドレ
イン電極７，８が内部導体で開閉器の主端子８２，８４
にそれぞれ接続している。実施例１との相違点は、２つ
のＳＩＴが内部導体によって直接接続される電極が相違
する点だけである。すなわち、実施例１ではドレイン電
極が直接接続しているが、本実施例ではソース電極がそ
れぞれ直接接続しており、その他の制御回路４の基本構
成等は同じである。本実施例では、ＯＣＳ回路からのゲ
ートドライブ信号を２つのＳＩＴで共用できるので、ゲ
ート回路を簡略化できる。
器の１相分の構成図を示す。図７は、図６に示す本実施
例の等価回路である。図６，図７の符号は図３，図４の
同符号の部分に対応する。本実施例では、開閉器の主端
子８２と８４の間にシリコンカーバイトの単結晶から製
作された２個のＳＩＴ２，ＳＩＴ３を直列接続してい
る。ＳＩＴ２，ＳＩＴ３のそれぞれのソース電極９，１
０を導体３７で互いに電気的に接続するとともに、ドレ
イン電極７，８が内部導体で開閉器の主端子８２，８４
にそれぞれ接続している。実施例１との相違点は、２つ
のＳＩＴが内部導体によって直接接続される電極が相違
する点だけである。すなわち、実施例１ではドレイン電
極が直接接続しているが、本実施例ではソース電極がそ
れぞれ直接接続しており、その他の制御回路４の基本構
成等は同じである。本実施例では、ＯＣＳ回路からのゲ
ートドライブ信号を２つのＳＩＴで共用できるので、ゲ
ート回路を簡略化できる。
【００２７】（実施例３）図８は本発明の開閉器に使用
する静電誘導トランジスタ（ＳＩＴ）の他の実施例を示
す。図８（ａ），図８（ｂ）はＳＩＴのセルの断面構造
を示す。（図８ａ）では、半導体基体４０はシリコンカ
ーバイトの半導体材料であって、その中に比較的低抵抗
のｎ型基板４１，比較的高抵抗のｎ型ドリフト層４２，
比較的低抵抗のｐ型ゲート層４３ならびに低抵抗のｎ型
ソース層４４が形成されていて、前記のｎ型基板４１，
ｐ型ゲート層４３およびｎ型ソース層４４の表面には、
ドレイン電極７，ゲート電極１１，ソース電極９がそれ
ぞれ接続されている。さらに、前記ｎ型ソース層４４
に、比較的低抵抗のｐ型層４５が、基体４０の表面より
内部に向けて部分的に配置され、基体の表面で前記ソー
ス電極９に低抵抗接触している。本実施例は前記のｐ型
層４５が設けられている点に特徴があって、通常のＳＩ
Ｔに逆並列のｐｎ接合ダイオードを内蔵した構成に等し
い。ただし、該ダイオードには電流がほとんど流れない
のでその占める面積、すなわち、ｐ型層４５の部分の占
める面積は極めて微小である。
する静電誘導トランジスタ（ＳＩＴ）の他の実施例を示
す。図８（ａ），図８（ｂ）はＳＩＴのセルの断面構造
を示す。（図８ａ）では、半導体基体４０はシリコンカ
ーバイトの半導体材料であって、その中に比較的低抵抗
のｎ型基板４１，比較的高抵抗のｎ型ドリフト層４２，
比較的低抵抗のｐ型ゲート層４３ならびに低抵抗のｎ型
ソース層４４が形成されていて、前記のｎ型基板４１，
ｐ型ゲート層４３およびｎ型ソース層４４の表面には、
ドレイン電極７，ゲート電極１１，ソース電極９がそれ
ぞれ接続されている。さらに、前記ｎ型ソース層４４
に、比較的低抵抗のｐ型層４５が、基体４０の表面より
内部に向けて部分的に配置され、基体の表面で前記ソー
ス電極９に低抵抗接触している。本実施例は前記のｐ型
層４５が設けられている点に特徴があって、通常のＳＩ
Ｔに逆並列のｐｎ接合ダイオードを内蔵した構成に等し
い。ただし、該ダイオードには電流がほとんど流れない
のでその占める面積、すなわち、ｐ型層４５の部分の占
める面積は極めて微小である。
【００２８】このＳＩＴを前記の図１，図６の開閉器に
適用すると、内蔵したｐｎ接合ダイオードによって、直
列接続された２つのＳＩＴを連結する内部導体（図１で
は導体１３、図６では導体３７）の電位を、主端子８２
および８４に対して一定の関係に保持できる。つまり、
図１の場合は双方のドレイン電極（Ｄ）７および８の電
位を、図６の場合は双方のソース電極（Ｓ）９および１
０の電位をそれぞれ主端子８２または主端子８４の電位
に対して内蔵ダイオードの接合電位だけ低い値に保持で
きる。これによって、直列接続された２つのＳＩＴが、
何らかの原因で、ゲート信号によって同時にオン，オフ
動作を開始できない場合でも、個々のＳＩＴとしては確
実なオン，オフ動作を開始できる。
適用すると、内蔵したｐｎ接合ダイオードによって、直
列接続された２つのＳＩＴを連結する内部導体（図１で
は導体１３、図６では導体３７）の電位を、主端子８２
および８４に対して一定の関係に保持できる。つまり、
図１の場合は双方のドレイン電極（Ｄ）７および８の電
位を、図６の場合は双方のソース電極（Ｓ）９および１
０の電位をそれぞれ主端子８２または主端子８４の電位
に対して内蔵ダイオードの接合電位だけ低い値に保持で
きる。これによって、直列接続された２つのＳＩＴが、
何らかの原因で、ゲート信号によって同時にオン，オフ
動作を開始できない場合でも、個々のＳＩＴとしては確
実なオン，オフ動作を開始できる。
【００２９】図８（ｂ）の符号は図８（ａ）の同符号に
対応している。図８（ｂ）では図８（ａ）でｐｎ接合ダ
イオードが設けられてたところに、ショットキーダイオ
ードが形成されている点が相違する。すなわち、ソース
層４４のところどころに欠如部分４４０を設けて、そこ
にｎ型ドリフト層４２の一部を露出させ、その基体表面
にショットキー電極４６を形成し、該ショットキー電極
４６を前記ソース電極４４に低抵抗接触させた。図８
（ｂ）では図８（ａ）のｐｎ接合ダイオードの接合電位
がショットキーダイオードのショットキー障壁電位に代
わりその他は同様である。
対応している。図８（ｂ）では図８（ａ）でｐｎ接合ダ
イオードが設けられてたところに、ショットキーダイオ
ードが形成されている点が相違する。すなわち、ソース
層４４のところどころに欠如部分４４０を設けて、そこ
にｎ型ドリフト層４２の一部を露出させ、その基体表面
にショットキー電極４６を形成し、該ショットキー電極
４６を前記ソース電極４４に低抵抗接触させた。図８
（ｂ）では図８（ａ）のｐｎ接合ダイオードの接合電位
がショットキーダイオードのショットキー障壁電位に代
わりその他は同様である。
【００３０】（実施例４）図９は本発明の開閉器に用い
るＳＩＴの他の実施例を示す。図９（ａ）および図９
（ｂ）は、それぞれＳＩＴの平面図と線分Ａ−Ａ′の位
置での断面図を示す。半導体基体４０はシリコンカーバ
イトの半導体材料で構成され、そこに極性を同じにした
２つのＳＩＴ（ＳＩＴ２およびＳＩＴ３）が並列に一体
化されている。それぞれのＳＩＴは基本的には同じ構成
である。すなわち、比較的低抵抗のｎ型基板４１，比較
的高抵抗のｎ型ドリフト層４２，比較的低抵抗のｐ型ゲ
ート層４３ならびに低抵抗のｎ型ソース層４４が形成さ
れ、前記のｎ型基板４１，ｐ型ゲート層４３およびｎ型
ソース層４４の表面には、ドレイン電極７（共通），Ｓ
ＩＴ２のゲート電極１１とゲートリード１１１およびＳ
ＩＴ３のゲート電極１２とゲートリード１２１、ならび
にＳＩＴ２のソース電極９およびＳＩＴ３のソース電極
１０とがそれぞれ低抵抗に接続されている。ただし、図
９（ａ）ではこれらの電極は省略されているが、図９
（ｂ）に示すシリコン酸化膜４７によってソース電極と
ゲート電極が電気的に絶縁されている。内蔵されたＳＩ
Ｔ２の領域とＳＩＴ３の領域を区分しているのは、それ
ぞれの動作領域を取り囲むように配置した比較的低抵抗
のｐ型層のガードリング４８１と４８２である。図９
(ａ)には該ガードリングをそれぞれ１本ずつ具備した例
を示すが、素子の耐電圧が高い場合には複数本のガード
リングを配置する。
るＳＩＴの他の実施例を示す。図９（ａ）および図９
（ｂ）は、それぞれＳＩＴの平面図と線分Ａ−Ａ′の位
置での断面図を示す。半導体基体４０はシリコンカーバ
イトの半導体材料で構成され、そこに極性を同じにした
２つのＳＩＴ（ＳＩＴ２およびＳＩＴ３）が並列に一体
化されている。それぞれのＳＩＴは基本的には同じ構成
である。すなわち、比較的低抵抗のｎ型基板４１，比較
的高抵抗のｎ型ドリフト層４２，比較的低抵抗のｐ型ゲ
ート層４３ならびに低抵抗のｎ型ソース層４４が形成さ
れ、前記のｎ型基板４１，ｐ型ゲート層４３およびｎ型
ソース層４４の表面には、ドレイン電極７（共通），Ｓ
ＩＴ２のゲート電極１１とゲートリード１１１およびＳ
ＩＴ３のゲート電極１２とゲートリード１２１、ならび
にＳＩＴ２のソース電極９およびＳＩＴ３のソース電極
１０とがそれぞれ低抵抗に接続されている。ただし、図
９（ａ）ではこれらの電極は省略されているが、図９
（ｂ）に示すシリコン酸化膜４７によってソース電極と
ゲート電極が電気的に絶縁されている。内蔵されたＳＩ
Ｔ２の領域とＳＩＴ３の領域を区分しているのは、それ
ぞれの動作領域を取り囲むように配置した比較的低抵抗
のｐ型層のガードリング４８１と４８２である。図９
(ａ)には該ガードリングをそれぞれ１本ずつ具備した例
を示すが、素子の耐電圧が高い場合には複数本のガード
リングを配置する。
【００３１】図９（ａ），図９（ｂ）に示す本実施例の
複合型ＳＩＴは、図１に示した実施例１に示す直列接続
した２個のＳＩＴ２，ＳＩＴ３を１個の半導体基体４０
の中に一体化したものである。本実施例のＳＩＴ本素子
のソース電極９と１０とを、内部導体３１と３２とによ
って、主端子８２，８４にそれぞれ接続するだけで開閉
器の主要な半導体部分の結線が済むので、半導体開閉装
置の小型化と組み立ての簡単化を図ることができる。
複合型ＳＩＴは、図１に示した実施例１に示す直列接続
した２個のＳＩＴ２，ＳＩＴ３を１個の半導体基体４０
の中に一体化したものである。本実施例のＳＩＴ本素子
のソース電極９と１０とを、内部導体３１と３２とによ
って、主端子８２，８４にそれぞれ接続するだけで開閉
器の主要な半導体部分の結線が済むので、半導体開閉装
置の小型化と組み立ての簡単化を図ることができる。
【００３２】（実施例５）図１０は本発明の開閉器に使
用するＳＩＴの他の実施例を示す。図１０（ａ），図１
０（ｂ）図は、それぞれＳＩＴの平面図および線分Ａ−
Ａ′の位置の断面図を示す。半導体基体４０はシリコン
カーバイトの半導体材料で構成されている。図１０
（ｂ）に示すように、半導体基体４０には、半絶縁性の
シリコンカーバイド基板４９の上に、ボロンが２×１０
16cm-3の濃度にドープされたｐ型層５０がエピタキシャ
ル法で約８μｍの厚さに形成され、該ｐ型層５０の表面
より打ち込みエネルギ１００ｋｅＶで１.５×１０13cm
-2 の量の窒素を打ち込んで形成された約０.３μｍ の
深さのｎ型ドリフト層５１と、該ｎ型ドリフト層５１の
表面より打ち込みエネルギ３０ｋｅＶで１.５×１０15c
m-2 の高濃度に窒素を打ち込んで形成した間隔および幅
が約３０μｍの帯状のｎ+ 層４４１，４４２と、さら
に、該ｎ+ 層４４１と４４２の両サイドから約３.５μ
ｍ 離れた表面より打ち込みエネルギ３０ｋｅＶ、打ち
込み量１×１０15cm-2の高濃度にボロンまたはアルミニ
ウムを打ち込んで形成したｐ+ 層４３１，４３２とがあ
る。さらに、半絶縁性のシリコンカーバイド基板４９の
表面に金属膜５２が接着され、前記ｎ+ 層４４１および
４４２の表面にニッケルなどの主電極９および１０が、
さらに前記ｐ+ 層４３１および４３２の表面にアルミニ
ウムなどのゲート電極１１および１２がそれぞれ低抵抗
接触している。
用するＳＩＴの他の実施例を示す。図１０（ａ），図１
０（ｂ）図は、それぞれＳＩＴの平面図および線分Ａ−
Ａ′の位置の断面図を示す。半導体基体４０はシリコン
カーバイトの半導体材料で構成されている。図１０
（ｂ）に示すように、半導体基体４０には、半絶縁性の
シリコンカーバイド基板４９の上に、ボロンが２×１０
16cm-3の濃度にドープされたｐ型層５０がエピタキシャ
ル法で約８μｍの厚さに形成され、該ｐ型層５０の表面
より打ち込みエネルギ１００ｋｅＶで１.５×１０13cm
-2 の量の窒素を打ち込んで形成された約０.３μｍ の
深さのｎ型ドリフト層５１と、該ｎ型ドリフト層５１の
表面より打ち込みエネルギ３０ｋｅＶで１.５×１０15c
m-2 の高濃度に窒素を打ち込んで形成した間隔および幅
が約３０μｍの帯状のｎ+ 層４４１，４４２と、さら
に、該ｎ+ 層４４１と４４２の両サイドから約３.５μ
ｍ 離れた表面より打ち込みエネルギ３０ｋｅＶ、打ち
込み量１×１０15cm-2の高濃度にボロンまたはアルミニ
ウムを打ち込んで形成したｐ+ 層４３１，４３２とがあ
る。さらに、半絶縁性のシリコンカーバイド基板４９の
表面に金属膜５２が接着され、前記ｎ+ 層４４１および
４４２の表面にニッケルなどの主電極９および１０が、
さらに前記ｐ+ 層４３１および４３２の表面にアルミニ
ウムなどのゲート電極１１および１２がそれぞれ低抵抗
接触している。
【００３３】また、図１０（ａ）に示すように、ニッケ
ル電極９および１０は互いに噛み合う形に形成され、そ
れぞれの電極の領域９１，９２ならびに１０２には外部
リードが接続される部分が設けてある。さらに前記のゲ
ート電極１１および１２のそれぞれの電極の領域には１
１１および１２１の部分で外部リードが接続される。
ル電極９および１０は互いに噛み合う形に形成され、そ
れぞれの電極の領域９１，９２ならびに１０２には外部
リードが接続される部分が設けてある。さらに前記のゲ
ート電極１１および１２のそれぞれの電極の領域には１
１１および１２１の部分で外部リードが接続される。
【００３４】図１０に示す本実施例は横形の交流制御型
のＳＩＴである。すなわち、対向する２つの主電極９と
１０ならびに介在する２つのゲート電極１１と１２によ
って構成される半導体素子は、図１と図３の実施例１で
ドレイン（Ｄ）を互いに接続して直列接続した２個のＳ
ＩＴと同等の等価回路になる。実施例１との相違点は、
互いのドレイン領域を共有している点である。従って、
２個のトランジスタを直列接続した際にドレイン領域の
抵抗成分によって発生するオン損失は、本実施例の構成
で半減できる。かかる構成は主端子の配置ならびに電流
の流れる向きが横方向になる横形構造で実現できる。本
実施例では耐電圧４５０Ｖの横形ＳＩＴで、いわゆるＲ
ＥＳＵＲＦ構造にして耐電圧を保持しながらドリフト抵
抗を低減し、約５ｍΩ・cm2のオン抵抗を実現できる。
のＳＩＴである。すなわち、対向する２つの主電極９と
１０ならびに介在する２つのゲート電極１１と１２によ
って構成される半導体素子は、図１と図３の実施例１で
ドレイン（Ｄ）を互いに接続して直列接続した２個のＳ
ＩＴと同等の等価回路になる。実施例１との相違点は、
互いのドレイン領域を共有している点である。従って、
２個のトランジスタを直列接続した際にドレイン領域の
抵抗成分によって発生するオン損失は、本実施例の構成
で半減できる。かかる構成は主端子の配置ならびに電流
の流れる向きが横方向になる横形構造で実現できる。本
実施例では耐電圧４５０Ｖの横形ＳＩＴで、いわゆるＲ
ＥＳＵＲＦ構造にして耐電圧を保持しながらドリフト抵
抗を低減し、約５ｍΩ・cm2のオン抵抗を実現できる。
【００３５】（実施例６）図１１は本実施例の半導体開
閉器の１相分の構成を示す。図１１の符号で図６と同符
号は同じ部分に対応する。開閉器１の内部で直列に接続
された２つの半導体素子２，３がシリコンカーバイトの
単結晶を素材とするＭＯＳＦＥＴである点が先の実施例
２と相違する。図１１において、ＭＯＳＦＥＴ６２，Ｍ
ＯＳＦＥＴ６３はシリコンカーバイトの単結晶を素材と
して作製されたものであって、ｎ+基板，ｎ- ドリフト
層，ｐ+ ウエル層，ｎ+ ソース層がシリコンカーバイト
の単結晶の中に構成され、その表面にシリコン酸化膜等
で絶縁されたゲート層(電極)１１，１２、ソース電極
９，１０ならびにドレイン電極７，８が配置されたもの
である。該２つのＭＯＳＦＥＴ６２，６３は、それぞれ
のソース電極９，１０が導体３８で接続され、ゲート電
極１１，１２が導体３７で互いに電気的に接続されると
ともに、ドレイン電極７，８が内部導体３１，３２によ
って開閉器の主端子８２，８４に接続されている。制御
回路１のＯＣＳ回路１５からゲート信号が供給される信
号線は導体３７と導体３８に接続している。
閉器の１相分の構成を示す。図１１の符号で図６と同符
号は同じ部分に対応する。開閉器１の内部で直列に接続
された２つの半導体素子２，３がシリコンカーバイトの
単結晶を素材とするＭＯＳＦＥＴである点が先の実施例
２と相違する。図１１において、ＭＯＳＦＥＴ６２，Ｍ
ＯＳＦＥＴ６３はシリコンカーバイトの単結晶を素材と
して作製されたものであって、ｎ+基板，ｎ- ドリフト
層，ｐ+ ウエル層，ｎ+ ソース層がシリコンカーバイト
の単結晶の中に構成され、その表面にシリコン酸化膜等
で絶縁されたゲート層(電極)１１，１２、ソース電極
９，１０ならびにドレイン電極７，８が配置されたもの
である。該２つのＭＯＳＦＥＴ６２，６３は、それぞれ
のソース電極９，１０が導体３８で接続され、ゲート電
極１１，１２が導体３７で互いに電気的に接続されると
ともに、ドレイン電極７，８が内部導体３１，３２によ
って開閉器の主端子８２，８４に接続されている。制御
回路１のＯＣＳ回路１５からゲート信号が供給される信
号線は導体３７と導体３８に接続している。
【００３６】本実施例の動作は、実施例１のＳＩＴをＭ
ＯＳＦＥＴに置き換えるとともに、ゲート信号のバイア
スの向きを若干変えて説明できる。すなわち、電源側の
主端子８１，８２を交流電源１００に、負荷側の主端子
８３，８４を負荷２００にそれぞれ接続した通常動作の
初期状態では電流が遮断されている。本実施例では、制
御回路４内のＯＣＳ回路１５がＭＯＳＦＥＴ６２，ＭＯ
ＳＦＥＴ６３のゲート端子１１，１２に、それぞれのソ
ース端子９，１０に対して、ゼロもしくは負電圧のゲー
ト信号を与えている間、前記２つのＭＯＳＦＥＴはオフ
状態を維持する。２つのＭＯＳＦＥＴは極性が逆向きに
接続しているので、電源からの交流電圧を双方向に阻止
できる。開閉器のオフ状態からオン状態への移行は、上
記のゲートバイアスの維持を指示している論理部１６の
ラッチング状態を解除する指令２０が制御端子８５より
投入されて始まる。ＭＯＳＦＥＴはオン状態の通電電流
が正バイアスのゲート電圧の増加とともに増加する性質
がある。そのため、通常は正バイアスのゲート信号を与
えてオン状態を保持する。２つのＭＯＳＦＥＴがほぼ同
時にオン状態に移行するので双方向の交流電流が負荷に
流れる。オン状態からオフ状態への切換えは前記最初の
状態へ移行させることなので、ゲート信号のバイアス方
向を逆向きにすれば良い。また、配線系統や負荷に異常
が発生し過電流が流れた場合の動作も、実施例１で図４
（ａ）〜図４（ｂ）の説明でＳＩＴをＭＯＳＦＥＴに置
き換えれば良い。さらに、本実施例により損失低減でき
る説明も実施例１の対応する部分の説明で同様にＳＩＴ
からＭＯＳＦＥＴに置き換えれば良い。
ＯＳＦＥＴに置き換えるとともに、ゲート信号のバイア
スの向きを若干変えて説明できる。すなわち、電源側の
主端子８１，８２を交流電源１００に、負荷側の主端子
８３，８４を負荷２００にそれぞれ接続した通常動作の
初期状態では電流が遮断されている。本実施例では、制
御回路４内のＯＣＳ回路１５がＭＯＳＦＥＴ６２，ＭＯ
ＳＦＥＴ６３のゲート端子１１，１２に、それぞれのソ
ース端子９，１０に対して、ゼロもしくは負電圧のゲー
ト信号を与えている間、前記２つのＭＯＳＦＥＴはオフ
状態を維持する。２つのＭＯＳＦＥＴは極性が逆向きに
接続しているので、電源からの交流電圧を双方向に阻止
できる。開閉器のオフ状態からオン状態への移行は、上
記のゲートバイアスの維持を指示している論理部１６の
ラッチング状態を解除する指令２０が制御端子８５より
投入されて始まる。ＭＯＳＦＥＴはオン状態の通電電流
が正バイアスのゲート電圧の増加とともに増加する性質
がある。そのため、通常は正バイアスのゲート信号を与
えてオン状態を保持する。２つのＭＯＳＦＥＴがほぼ同
時にオン状態に移行するので双方向の交流電流が負荷に
流れる。オン状態からオフ状態への切換えは前記最初の
状態へ移行させることなので、ゲート信号のバイアス方
向を逆向きにすれば良い。また、配線系統や負荷に異常
が発生し過電流が流れた場合の動作も、実施例１で図４
（ａ）〜図４（ｂ）の説明でＳＩＴをＭＯＳＦＥＴに置
き換えれば良い。さらに、本実施例により損失低減でき
る説明も実施例１の対応する部分の説明で同様にＳＩＴ
からＭＯＳＦＥＴに置き換えれば良い。
【００３７】（実施例７）本実施例は図１２に示すよう
に、エネルギ吸収素子に新規シリコンカーバイドの単結
晶を素材として作製されたサージ吸収素子を適用した。
開閉器の主端子８１〜８４，開閉用半導体素子２および
３，制御回路内の論理部１６，ＯＳＣ回路１５，電源部
１４ならびに制御端子８５など、図１２の符号で図３と
同じ符号は同じ部分に対応する。図１２において、７１
はシリコンカーバイドの単結晶を素材として作製された
定電圧ダイオードもしくは両極性のサージ吸収素子であ
って、動作開始電圧からの保持電圧の平坦度がすぐれ、
吸収できるサージエネルギが高く、かつ、酸化亜鉛など
のセラミック製のアレスタと異なり、繰返しのサージ吸
収動作に耐える。サージ吸収回路として多用されていた
コンデンサと抵抗を接続したスナバ回路では、交流電流
の通電損失が生じたが、本実施例ではこの通電損失が解
消できる。 （実施例８）図１３は、本発明の交流２２０Ｖ，３０Ａ
定格の３相交流開閉器の実装構造を示す。図１３（ａ）
は内部の平面配置を示し、図１３（ｂ）は断面図であっ
て、主要部分を示す。取り付け穴５００を備えた金属板
５０２の上にＡｌ2Ｏ3などの電気絶縁板５０４を介して
内部電極１３が配置される。各相の内部電極１３には２
個の半導体チップのドレイン電極がそれぞれ接着されて
いる。Ｕ相では半導体チップＵ２，Ｕ３が接着され、該
半導体チップのソース電極と主端子Ｕ８２，Ｕ８４はア
ルミニウムワイヤ３１，３２によって、それぞれ電気的
に接続されている。なお、詳細は省略したが、各半導体
チップのゲート電極もワイヤ５０３によって制御回路な
どに接続されている。以上ではＵ相の部分を説明した
が、Ｖ相，Ｗ相に関しても同じ配列構成なので、記述は
省略する。
に、エネルギ吸収素子に新規シリコンカーバイドの単結
晶を素材として作製されたサージ吸収素子を適用した。
開閉器の主端子８１〜８４，開閉用半導体素子２および
３，制御回路内の論理部１６，ＯＳＣ回路１５，電源部
１４ならびに制御端子８５など、図１２の符号で図３と
同じ符号は同じ部分に対応する。図１２において、７１
はシリコンカーバイドの単結晶を素材として作製された
定電圧ダイオードもしくは両極性のサージ吸収素子であ
って、動作開始電圧からの保持電圧の平坦度がすぐれ、
吸収できるサージエネルギが高く、かつ、酸化亜鉛など
のセラミック製のアレスタと異なり、繰返しのサージ吸
収動作に耐える。サージ吸収回路として多用されていた
コンデンサと抵抗を接続したスナバ回路では、交流電流
の通電損失が生じたが、本実施例ではこの通電損失が解
消できる。 （実施例８）図１３は、本発明の交流２２０Ｖ，３０Ａ
定格の３相交流開閉器の実装構造を示す。図１３（ａ）
は内部の平面配置を示し、図１３（ｂ）は断面図であっ
て、主要部分を示す。取り付け穴５００を備えた金属板
５０２の上にＡｌ2Ｏ3などの電気絶縁板５０４を介して
内部電極１３が配置される。各相の内部電極１３には２
個の半導体チップのドレイン電極がそれぞれ接着されて
いる。Ｕ相では半導体チップＵ２，Ｕ３が接着され、該
半導体チップのソース電極と主端子Ｕ８２，Ｕ８４はア
ルミニウムワイヤ３１，３２によって、それぞれ電気的
に接続されている。なお、詳細は省略したが、各半導体
チップのゲート電極もワイヤ５０３によって制御回路な
どに接続されている。以上ではＵ相の部分を説明した
が、Ｖ相，Ｗ相に関しても同じ配列構成なので、記述は
省略する。
【００３８】上記各相半導体チップはゲート制御回路５
０５とともにエポキシ樹脂５０６でモールドされる。交
流２２０Ｖ，３０Ａ定格の本実施例では外形寸法が長さ
６０mm，幅５０mm，高さ２０mmの大きさであり、従来の
電磁開閉器の体積の約１／２である。本実施例では、２
２０Ｖ，３０Ａ定格の場合を示したが、半導体チップの
並列数を増やせば電流容量の増加に容易に対応できる。
０５とともにエポキシ樹脂５０６でモールドされる。交
流２２０Ｖ，３０Ａ定格の本実施例では外形寸法が長さ
６０mm，幅５０mm，高さ２０mmの大きさであり、従来の
電磁開閉器の体積の約１／２である。本実施例では、２
２０Ｖ，３０Ａ定格の場合を示したが、半導体チップの
並列数を増やせば電流容量の増加に容易に対応できる。
【００３９】以上の実施例では、ワイドバンドギャップ
の半導体結晶材料として、シリコンカーバイドを例に説
明したが、他にもバンドギャップが２.０ｅＶ 以上の半
導体結晶であれば本発明が適用できる。バンドギャップ
が２.０ｅＶ 以上の半導体結晶にはシリコンカーバイド
だけでなく、ガリウムナイトライドやダイヤモンドでも
良い。また、半導体素子のタイプとして、主に静電誘導
トランジスタ(ＳＩＴ)やＭＯＳＦＥＴを例に説明した
が、出力特性がリニアな特性を有するデバイスであれば
全て適用できので、ＳＩＴやＭＯＳＦＥＴだけでなく、
接合型電界効果トランジスタ，ＭＥＳＦＥＴ，ＭＩＳＦ
ＥＴなどのタイプのデバイスでも良い。
の半導体結晶材料として、シリコンカーバイドを例に説
明したが、他にもバンドギャップが２.０ｅＶ 以上の半
導体結晶であれば本発明が適用できる。バンドギャップ
が２.０ｅＶ 以上の半導体結晶にはシリコンカーバイド
だけでなく、ガリウムナイトライドやダイヤモンドでも
良い。また、半導体素子のタイプとして、主に静電誘導
トランジスタ(ＳＩＴ)やＭＯＳＦＥＴを例に説明した
が、出力特性がリニアな特性を有するデバイスであれば
全て適用できので、ＳＩＴやＭＯＳＦＥＴだけでなく、
接合型電界効果トランジスタ，ＭＥＳＦＥＴ，ＭＩＳＦ
ＥＴなどのタイプのデバイスでも良い。
【００４０】
【発明の効果】本発明によれば、低い電力損失で、高速
動作し、異常時の電流を定常値の数倍以下に限流する機
能を備えた非接触交流開閉器が容易に実現できる。本発
明によれば、開閉器に使われる半導体素子を小型化でき
るだけでなく、開閉器の負荷側に取り付けられる各種の
電気設備の短絡耐量が縮小されるので開閉器本体のみな
らず付帯の機器の信頼性の向上や低価格化が実現でき
る。
動作し、異常時の電流を定常値の数倍以下に限流する機
能を備えた非接触交流開閉器が容易に実現できる。本発
明によれば、開閉器に使われる半導体素子を小型化でき
るだけでなく、開閉器の負荷側に取り付けられる各種の
電気設備の短絡耐量が縮小されるので開閉器本体のみな
らず付帯の機器の信頼性の向上や低価格化が実現でき
る。
【図１】本発明の実施例の半導体開閉器の構成図。
【図２】従来技術のソリッドステートコンダクタの回路
構成図。
構成図。
【図３】本発明の実施例の半導体開閉器の簡単化された
構成図。
構成図。
【図４】本発明の半導体開閉器の電流制限動作を説明す
る図。
る図。
【図５】本発明の損失低減効果を説明する実効電流と発
生損失との関係を示すグラフ。
生損失との関係を示すグラフ。
【図６】本発明の実施例の半導体開閉器の構成図。
【図７】本発明の実施例の半導体開閉器の簡単化された
構成図。
構成図。
【図８】本発明の開閉器に適用される本発明の静電誘導
トランジスタの断面図。
トランジスタの断面図。
【図９】本発明の開閉器に適用される本発明の静電誘導
トランジスタの断面図。
トランジスタの断面図。
【図１０】本発明の開閉器に適用される本発明の静電誘
導トランジスタの断面図。
導トランジスタの断面図。
【図１１】本発明の実施例の半導体開閉器の構成図。
【図１２】本発明の開閉器の構成図。
【図１３】本発明の開閉器の実施例の構造を示す図。
１…半導体開閉器、２，３…リニア出力特性を有する半
導体素子、４…制御回路、５…エネルギ吸収回路、６…
電流センサ、７，８…ドレイン電極、９，１０…ソース
電極、１１，１２…ゲート電極、１３，３７…内部導
体、１４…ゲート電源部、１５…ゲートＯＳＣ回路、１
６…ゲート論理部、１７…絶縁パルストランス、１８，
１９…ゲート回路、２０…信号配線、２２，２３…定常
時の交流電流、２４…短絡電流、２５…限流開始電流、
２６…限流初期電流、２７…限流時の通電電流、２８…
限流制御時のゲート信号、２９…限流制御時のパルス信
号、３１，３２，３３…内部導体、３４…本発明のシリ
コンカーバイド・トランジスタの発生損失、３５…シリ
コン・サイリスタの発生損失、３６…シリコンカーバイ
ド・サイリスタの発生損失、３８…導体、４０…半導体
基体、４１…低抵抗半導体基板、４２…比較的高抵抗の
半導体層、４３…ゲート層、４４…ソース層、４５…ｐ
+ 層、４６…ショットキー電極、４７…絶縁膜、５０…
ｐエピタキシャル層、５１，４４１，４４２…ｎ+ イオ
ン打ち込み層、５２…金属層、６２，６３…ＭＯＳＦＥ
Ｔ、７１…サージ吸収素子、８１，８２，８３，８４…
主端子、８５…ゲート制御端子、９１，９２，１０２，
１１１，１２１…ワイヤボンディングパッド、１００…
交流電源、１０１…操作電源、２００…負荷、４３１，
４３２…ｐ+ イオン打ち込み層、４４０…ｎ+ 欠損部、
４８１，４８２…ガードリング、５００…取り付け穴、
５０１…主端子穴、５０２…金属板、５０３…ゲートワ
イヤ、５０４…絶縁板、５０５…制御回路板、５０６…
エポキシ樹脂。
導体素子、４…制御回路、５…エネルギ吸収回路、６…
電流センサ、７，８…ドレイン電極、９，１０…ソース
電極、１１，１２…ゲート電極、１３，３７…内部導
体、１４…ゲート電源部、１５…ゲートＯＳＣ回路、１
６…ゲート論理部、１７…絶縁パルストランス、１８，
１９…ゲート回路、２０…信号配線、２２，２３…定常
時の交流電流、２４…短絡電流、２５…限流開始電流、
２６…限流初期電流、２７…限流時の通電電流、２８…
限流制御時のゲート信号、２９…限流制御時のパルス信
号、３１，３２，３３…内部導体、３４…本発明のシリ
コンカーバイド・トランジスタの発生損失、３５…シリ
コン・サイリスタの発生損失、３６…シリコンカーバイ
ド・サイリスタの発生損失、３８…導体、４０…半導体
基体、４１…低抵抗半導体基板、４２…比較的高抵抗の
半導体層、４３…ゲート層、４４…ソース層、４５…ｐ
+ 層、４６…ショットキー電極、４７…絶縁膜、５０…
ｐエピタキシャル層、５１，４４１，４４２…ｎ+ イオ
ン打ち込み層、５２…金属層、６２，６３…ＭＯＳＦＥ
Ｔ、７１…サージ吸収素子、８１，８２，８３，８４…
主端子、８５…ゲート制御端子、９１，９２，１０２，
１１１，１２１…ワイヤボンディングパッド、１００…
交流電源、１０１…操作電源、２００…負荷、４３１，
４３２…ｐ+ イオン打ち込み層、４４０…ｎ+ 欠損部、
４８１，４８２…ガードリング、５００…取り付け穴、
５０１…主端子穴、５０２…金属板、５０３…ゲートワ
イヤ、５０４…絶縁板、５０５…制御回路板、５０６…
エポキシ樹脂。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５７ Ｈ０１Ｌ 27/04 Ｍ 21/337 Ｈ 29/808 29/80 Ｃ Ｈ０３Ｋ 17/56 Ｈ０３Ｋ 17/56 Ｚ 17/687 17/687 Ａ // Ｈ０１Ｈ 9/54 (72)発明者 小野瀬 秀勝 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 安田 俊夫 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 及川 三郎 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 Ｆターム(参考） 5F038 BH04 BH07 BH08 BH11 DF01 DT12 EZ01 EZ20 5F102 FA06 FB01 GA14 GA15 GB04 GD04 GJ02 GS09 5G034 AB01 5J055 AX02 AX05 AX12 AX44 AX55 AX56 AX64 AX65 BX16 CX00 CX08 DX08 DX22 DX53 DX72 DX80 DX83 EX01 EX02 EX29 EY01 EY08 EY10 EY12 EZ59 GX01 GX04 GX06 GX07 GX08
Claims (9)
- 【請求項１】交流電源をパワー半導体素子で開閉する半
導体開閉器において、 １相の交流の２つの主端子間に、価電子バンドと伝導電
子バンド間のバンドギャップエネルギが２.０ｅＶ 以上
の半導体単結晶を基材とし、ゲートの制御信号レベルに
応じてリニヤな出力特性を有する少なくとも２個の半導
体トランジスタが、互いの極性を逆にして直列接続した
双方向の交流スイッチ回路と、前記トランジスタに制御
信号を与える制御回路と、前記トランジスタの通電状況
を検知する回路と、前記直列接続されたトランジスタに
並列に配線と、負荷の回路エネルギを吸収する回路とを
備えていることを特徴とする半導体開閉器。 - 【請求項２】請求項１の半導体開閉器において、前記リ
ニアな出力特性を有するトランジスタが、シリコンカー
バイド単結晶に形成した静電誘導トランジスタであるこ
とを特徴とする半導体開閉器。 - 【請求項３】請求項１の半導体開閉器において、前記リ
ニアな出力特性を有するトランジスタが、シリコンカー
バイド単結晶に形成したＭＯＳＦＥＴであることを特徴
とする半導体開閉器。 - 【請求項４】請求項１の半導体開閉器において、前記回
路エネルギ吸収手段として、シリコンカーバイド単結晶
を素材として作製された定電圧ダイオードもしくは両極
性のサージ吸収素子であることを特徴とする半導体開閉
器。 - 【請求項５】請求項２の半導体開閉器において、前記静
電誘導トランジスタがソース層とそれに隣接して設けた
ｐｎ接合もしくはショットキー障壁がソース電極によっ
て短絡された静電誘導トランジスタであることを特徴と
する半導体開閉器。 - 【請求項６】請求項１の半導体開閉器において、前記リ
ニアな出力特性を有するトランジスタが、１枚のシリコ
ンカーバイド単結晶基板に複数個形成されていることを
特徴とする半導体開閉器。 - 【請求項７】交流電源をパワー半導体素子で開閉する半
導体開閉器において、 １相の交流の２つの主端子間に、価電子バンドと伝導電
子バンド間のバンドギャップエネルギが２.０ｅＶ以上
の半導体単結晶を基材とし、ゲートの制御信号レベルに
応じてリニヤな出力特性を有する少なくとも２個の半導
体トランジスタが、互いの極性を逆にして直列接続した
双方向の交流スイッチ回路と、前記トランジスタに制御
信号を与える制御回路と、前記トランジスタの通電状況
を検知する回路と、前記直列接続されたトランジスタに
並列に配線と、負荷の回路エネルギを吸収する回路とを
備えていて、前記制御回路が過電流を検出し、前記トラ
ンジスタに所定の期間流れる電流を定常時の５倍以内に
限流することを特徴とする半導体開閉器。 - 【請求項８】請求項７の半導体開閉器において、前記制
御回路がトランジスタの制御信号の電圧のレベルを調整
して流れる電流を制御することを特徴とする半導体開閉
器。 - 【請求項９】請求項７の半導体開閉器において、トラン
ジスタの制御信号のパルス幅を調整して流れる電流を制
御することを特徴とする半導体開閉器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001049556A JP3771135B2 (ja) | 2001-02-26 | 2001-02-26 | 半導体開閉器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001049556A JP3771135B2 (ja) | 2001-02-26 | 2001-02-26 | 半導体開閉器 |
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| Publication Number | Publication Date |
|---|---|
| JP2002252552A true JP2002252552A (ja) | 2002-09-06 |
| JP3771135B2 JP3771135B2 (ja) | 2006-04-26 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001049556A Expired - Fee Related JP3771135B2 (ja) | 2001-02-26 | 2001-02-26 | 半導体開閉器 |
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Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004208185A (ja) * | 2002-12-26 | 2004-07-22 | Furukawa Electric Co Ltd:The | 電流検出回路 |
| JP2007135252A (ja) * | 2005-11-08 | 2007-05-31 | Hitachi Ltd | 電力変換装置 |
| JP2007294716A (ja) * | 2006-04-26 | 2007-11-08 | Hitachi Ltd | 半導体装置 |
| JP2008541435A (ja) * | 2005-05-03 | 2008-11-20 | インターナショナル レクティファイアー コーポレイション | 細長い電極を有する半導体デバイス用のワイヤボンドデバイスパッケージ |
| JP2010217943A (ja) * | 2009-03-13 | 2010-09-30 | Merstech Inc | 交流電圧制御装置 |
| JP2013535072A (ja) * | 2010-06-03 | 2013-09-09 | グアダルペ・ヒルダルド・ブランコ・バレラ | 短絡故障状態の早期検出のための自動的かつ自律的な電子システム |
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-
2001
- 2001-02-26 JP JP2001049556A patent/JP3771135B2/ja not_active Expired - Fee Related
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| CN109581912A (zh) * | 2018-11-20 | 2019-04-05 | 南京华士电子科技有限公司 | 冗余无触点控制开关、控制开关的应用及其控制方法 |
| CN109581912B (zh) * | 2018-11-20 | 2024-02-27 | 南京华士电子科技有限公司 | 冗余无触点逻辑控制单元的控制方法 |
| CN111431165A (zh) * | 2020-05-19 | 2020-07-17 | 浙江巨磁智能技术有限公司 | SiC安全组件及其保护方法 |
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