JPH01102954A - 半導体装置の入力保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えば０ＭＯ８等の半導体装置の入力保護
回路に関する。

（従来の技術） 従来の半導体装置の入力保護回路としては、例えば第１
０図および第１１因に示すようなものがある（以下、こ
れを第１の従来例という）。この第１の従来例は、一般
によく知られているＮ形基板、ＰウェルタイプのＣＭＯ
８半導体装？１（以下、単に０ＭＯ８という）用の入力
保護回路を示しでいる。

第１０図中、４１はＮ形阜板であり、Ｎ形基板４１の主
面には、Ｐ＋拡散層４２、Ｎ１基板コンタクト領域４３
．２個のＰウェル４４．４５及びそのＰウェル４４の表
面部一端側の部分にＰ＋ウェルコンタクト領域４６が形
成されている。またＰウェル４４内にはダイオード用の
Ｎ＋領域４７が形成され、他のＰウェル４５内には、Ｎ
＋拡散層４８が形成され、このＮ４拡散層４８の上に絶
縁膜４９を介して多結晶シリコン電極５１が形成されて
いる。５２はシリコン酸化膜である。

Ｐ＋拡散Ｍ４２で抵抗５３が形成され、その−端に入力
端子５４が接続されている。抵抗５３は、後述するコン
デンサとの組合わせにより、高周波ノイズに対するフィ
ルタ回路を構成するものであり、その抵抗値は数１００
にΩに形成されている。

また、Ｐ＋拡散層４２とＮ形基板４１とのＰＮ接合で、
第１のダイオード５５が構成され、そのカソードがＮ＋
基板コンタクト領域４３を介して電源ｖＤＤに接続され
ている。

Ｐウェル４４とＮ＋領域４７とのＰＮ接合で第２のダイ
オード５６が構成され、そのカソードは抵抗５３の他端
に接続され、アノードはＰ＋ウェルコンタクト領域４６
を介して低電位点Ｖｓｓに接続されている。また、Ｎ＋
拡散層４８、絶縁膜４９及び多結晶シリコン電極５１０
Ｍ０Ｓキヤパシタによりコンデンサ５７が構成され、そ
の一端は抵抗５３の他端に接続され、コンデンサ５７の
他端は低電位点ＶＳＳに接続されている。前述のように
、このコンデンサ５７と抵抗５３とでフィルタ回路が構
成され、その出力線路５８が、Ｎ形基板４１の他の部位
に形成された図示省略の０ＭＯ８に接続されている。

そして、通常の動作時には、入力端子５４から入った信
号は、抵抗５３を介して０ＭＯ８に伝わる。このとき第
１、第２のダイオード５５．５６は、共に逆バイアスさ
れていて非導通状態とされている。

入力端子５４から電源電圧ＶＤＤよりも高い電圧のノイ
ズ等が入力された場合は、第１のダイオード５５が順バ
イアスされ、ノイズはＮ形閃板４１中を通って電源ＶＤ
Ｄにバイパスされる。

また、低電位ＶｓＳよりも低い電圧のノイズ等が入力さ
れた場合は、第２のダイオード５６が順バイアスされ、
ノイズはＰウェル４４を通って低電位点ＶＳＳにバイパ
スされる。

さらに、入力端子５４から人力される信号に高周波のノ
イズが乗って入力された場合は、抵抗５３とコンデンサ
５７とで構成されたフィルタ回路が動作し、その抵抗と
容量の積で決まる時定数τよりも短かい周期の高周波ノ
イズが除去されて０ＭＯ３の誤動作が防止される。０Ｍ
Ｏ８を誤動作させる高周波のノイズは、通常数ＭＨｚ〜
数Ｇ　Ｈ２のオーダーであり、０ＭＯ８の半導体装置内
に現実的に内蔵可能なＭＯＳキャパシタの容量は、数１
０ｐＦであるので、これと組合わせてフィルタ回路を構
成するための抵抗５３の値は、前述のように数１００に
Ωとされている。

しかしながら、上述の第１の従来例にあっては、数１０
０にΩの比較的高抵抗の抵抗を、Ｐ＋等の高濃度の不純
物の導入によるＰ＋拡散層４２で形成していたため、抵
抗パターンの長さが長くなってチップ面積が大きくなら
ざるを得ず、コストアップを招くという問題点があった
。

そこで、この問題点に対処するための第２の従来例とし
て、第１２図に示すように、抵抗としてＰウェル等の高
抵抗拡散領域を用いたものが考えられている。第１２図
中、５９はＮ形基板４１中に形成したＰウェル、６１ａ
、６１ｂはそれぞれＰ＋ウェルコンタクト領域である。

Ｐウェル５９の高抵抗拡散領域で前記第１１図中の抵抗
５３が形成され、またＰウェル５９とＮ形基板４１との
ＰＮ接合で第１のダイオード５５が構成されている。

Ｐウェル５９の拡散抵抗は、前記第１０図中に示したＰ
＋拡散層４２の抵抗と比べると１０００倍程麿高くなる
。このため、数１００にΩの抵抗をＰウェル５９で形成
すると、Ｐ＋拡１１１！層で形成する場合よりもパター
ン面積が小さくなり、チップ面積を小さくすることがで
きてコストダウンが図れることになる。

上述のように、抵抗５３を、Ｐ＋拡散層に代えてＰウェ
ル５９の高抵抗拡散領域を用いて形成するとパターン面
積を小さくすることができる。

しかし、前述の第１の従来例又はこの第２の従来例のよ
うにＰ＋拡散層又はＰウェル５９を半導体装置の入力保
護用の抵抗として用いると以下に述べるような別の問題
がある。

即ち、前述したように、入力端子５４から電源電圧ＶＤ
Ｄよりも高い電圧のノイズ等が入力された場合、Ｐ＋拡
散層４２又はＰウェル５９とＮ形基板４１とのＰＮ接合
で形成される第１のダイオード５５が順バイアスされ、
ノイズはＮ形基板４１中を通って電ｉ１ｊ；１Ｖｏｏに
バイパスされる。このとき、Ｐ＋拡散層４２又はＰウェ
ル５９からＮ形基板４１に向って多量の正孔（少数キャ
リヤ〉が注入される。この注入された正孔は、Ｎ形感板
４１中を拡散し、他のＰウェルに到達してそのＰウェル
の電位変動をひき起こし、寄生バイポーラトランジスタ
、又は寄生サイリスタをオン状態に転じさせるいわゆる
ラッチアップ現象のトリガとなるおそれがある。

このラッチアップ現象の発生を防止するためには、Ｐ＋
拡散層４２又はＰウェル５９はＮ形感板４１上において
０ＭＯ３等の半導体装置の形成部位から十分離れた位置
に形成する等の手段を講じて寄生バイポーラトランジス
タ等を動作しにくくしてやる必要がある。しかしながら
このような手段をとると、第１の従来例では一層チツブ
面積の増大をもたらすことになり、また第２の従来例で
は抵抗５３をＰウェル５９の高抵抗拡散領域を用いて形
成してもチップ面積を小さくすることは難しいという問
題点があった。

そこで、このような問題点に対処するための第３の従来
例として、さらに第１３図に示すように、シリコン酸化
膜５２上に形成した高抵抗の多結晶シリコン６２を抵抗
５３として用いたものが考えられている。第１３図中、
６３ａ１６３ｂはＮ＋多結晶シリコンからなるコンタク
ト部である。

多結晶シリコン６２を抵抗５３として用いたこの構造の
場合、第１のダイオードは、Ｎ形感板４１中に別に形成
されて、これが多結晶シリコン６２からなる抵抗５３の
次段に接続される。

このような構造にすると、抵抗５３の部分からＮ形感板
４１中への正孔の注入を防止することができ、また、数
１００にΩの抵抗５３が高抵抗の多結晶シリコン６２を
用いて形成されるので、パターン面積が小さくて済むこ
とになる。そして入力端子５４から電源電圧ＶＤＤより
も高い電圧のノイズ等が入力された場合には、抵抗５３
の次段に形成された第１のダイオードから、Ｎ形感板４
１に向って正孔が注入されることになるが、多結晶シリ
コン６２からなる高抵抗の抵抗５３により電流が制限さ
れるので、その正孔の注入ｍはラッチアップが起きない
程度の低いレベルに抑えられる。

しかしながら、このような高抵抗の多結晶シリコンを用
いて抵抗を形成した第３の従来例では、抵抗値を調整す
るためのイオン注入等からなる不純物の導入工程が必要
となり、工程数の増加によるコストアップは否めず、ま
た、前記第１２図に示したようなＰウェルの高抵抗拡散
領域を用いて形成したものと比べると、抵抗値のばらつ
きが大きく正確な値に！ＩＪ御することが困難であると
いう問題点があった。

（発明が解決しようとする問題点） Ｐ＋拡散層で抵抗を形成するとともに、このＰ“拡散層
とＮ形見板とのＰＮ接合で第１のダイオードを形成した
第１の従来例では、抵抗パターンの長さが長くなってチ
ップ面積が大きくならざるを得ずコストアップを沼き、
また、電源電圧よりも高い電圧のノイズ等が入力されて
第１のダイオードが順バイアスされたとき、Ｎ形見板に
多量の正孔が注入されてラッチアップ現象等のトリガと
なるおそれがあるという問題点があった。

また、Ｐウェルの高抵抗拡散領域で抵抗を形成するとと
もに、このＰウェルとＮ形見板とのＰＮ接合で第１のダ
イオードを形成した第２の従来例では、抵抗のパターン
面積を小さくすることができるが、前記第１の従来例と
同様に、電源電圧よりも高い電圧のノイズ等が入力され
て第１のダイオードが順バイアスされたとぎ、Ｎ形見板
に多聞の正孔が注入されてラッチアップ現象等のトリガ
となるおそれがあるという問題点があり、この問題点を
解決するためには、Ｎ形感板上においてＰウェルを０Ｍ
Ｏ８等の半導体装置の形成部位から十分離れた位置に形
成しなければならず、この点で第１の従来例と同様にチ
ップ面積が大きくならざるを骨なかった、 さらに、抵抗をシリコン酸化股上に形成した高抵抗の多
結晶シリコンのみで構成し、第１のダイオードはＮ形感
板中に別に形成した第３の従来例では、多結晶シリコン
を高抵抗に調整するための不純物の導入工程が必要とな
って工程数の増加を招くとともに、抵抗値のばらつきが
大きくなり易く、抵抗値を正確に制御することが難しい
という問題点があった。

この発明は上記事情に基づいてなされたもので、チップ
面積を小さくすることができてコスト低減を図ることが
できるとともに、ラッチアップ等の発生を防止すること
ができ、さらには抵抗値を精度よく制御することのでき
る半導体装置の入力保護回路を提供することを目的とす
る。

［１明の構成］ （問題点を解決するための手段） この発明は上記問題点を解決するために、半導体装置を
構成する半導体基板上に抵抗を含む回路で形成された当
該半導体装δの入力保護回路において、前記抵抗を、前
記半導体基板上の絶縁体上に形成された第１の抵抗と前
記半導体基板内の不純物拡散領域により形成された第２
の抵抗との直列接続抵抗で構成したことを要旨とする。

（作用） 半導体基板内の不純物拡散領域は高抵抗拡散領域とする
ことが比較的容易であり、抵抗の主体がこの不純物拡散
領域の第２の抵抗により小さいパターン面積で精度よく
形成される。全体の抵抗は、この第２の抵抗と半導体基
板上の絶縁体上に多結晶シリコン等により形成された第
１の抵抗との総合により立体的に形成されるので、抵抗
の全パターン面積が一層小パターン面積とされる。

不純物拡散領域と半導体基板との接合により所定のレベ
ルを越えたノイズ等の入力をバイパスさせるためのダイ
オードが形成され、そのノイズ等が入力したときダイオ
ードが順バイアスされて半導体基板内に少数キャリヤの
注入が生じるが、ダイオードに流れる順方向電流が第１
の抵抗により所要値以下に制限されて少数キャリ１フの
注入伝が低く抑えられ、その少数キャリヤがラッチアッ
プ等のトリがとなることが抑止される。

このように、第１の抵抗は、ラッチアップ発生の防止機
能を有しているので、第２の抵抗となる不純物拡ｒｌｌ
領域を、半導体基板上において半導体装置の形成領域の
近接位置に形成することができ、前記の抵抗パターンの
小パターン化と相まってチップ面積が小面積化される。

（実施例） 以下、この発明の実施例を図面に基づいて説明する。

７Ｊ１１図及び第２図は、この発明の第１実施例を示す
図である。

まず、半導体装置の入力保護回路の構成を説明すると、
第１図中、１はＮ形感板であり、Ｎ形感板１の主面には
、第１、第２、第３のＰウェル２．３．４及びＮ４基板
コンタクト領１ｆＬ５が形成されている。第１のＰウェ
ル２は後述する第１のダイオードを形成するものであっ
て、このＰウェル２内にはダイオード用のＮ１領域６が
形成され、その表面の一端側にはＰ′ウェルコンタクト
領域７が形成されている。

不純物拡散領域としての第２のＰウェル３は、その高抵
抗拡散領域を用いて後述する第２の抵抗を形成するもの
であって、このＰウェル３の表面の両端側には、それぞ
れＰ＋ウェルコンタクト領域８ａ、８ｂが形成されてい
る。また、第３のＰウェル４内には、Ｎ＋拡散層９が形
成され、このＮ＋拡ｒｌ１層９の上に絶縁膜１１を介し
て多結晶シリコン電極１２が形成されている。Ｎ＋拡散
層９、絶縁膜１１及び多結晶シリコン電極１２でＭＯＳ
キャパシタが形成されている。

１３は絶縁体としてのシリコン酸化膜であり、このシリ
コン酸化膜１３上には、第１の抵抗となる多結晶シリコ
ン１４がＩｆｔ積されている。この多結晶シリコン１４
からなる第１の抵抗と前記第２のＰウェル３の高抵抗拡
散領域で形成される第２の抵抗との直列接続抵抗で、前
記第１１図の従来例における抵抗５３に相当する抵抗が
形成される。

第２のＰウェル３の高抵抗拡散領域では、比較的小さい
パターン面積で１００にΩ程度の高抵抗が実現できるの
で、多結晶シリコン１４で形成される第１の抵抗は、数
にΩからせいぜい数１０にΩ程度の抵抗値に設定されて
いる。この程度の抵抗値であれば、特に高抵抗の多結晶
シリコンを用いなくても、配線用の低抵抗のＮ＋多結晶
シリコンで十分に形成可能であり、大きなパターン面積
は必要とせず、抵抗値を高抵抗に調整するための不純物
導入工程も不要とされる。

そして、第２図に示すように、多結晶シリコン１４で形
成された第１の抵抗１５の一端に入力端子１６が接続さ
れ、その他端は、第１のＰウェル２とＮ＋領域６とのＰ
Ｎ接合で形成された第１のダイオード１７のカソードに
接続されている。第１のダイオード１７のアノードはＰ
＋ウェルコンタクト領域７を介して低電位点Ｖｓｓに接
続されている。

第１の抵抗１５と第１のダイオード１７のカソードとの
接続点は、第２のＰウェル３の高抵抗拡散領域で形成さ
れた第２の抵抗１８の一端に接続され、この第２の抵抗
１８の他端は、ＭＯＳキャパシタで形成されたコンデン
サ１９の一方の電極である多結晶シリコン電極１２に接
続されている。

コンデンサ１９の他方の電極であるＮ＋拡散ＷＪ９は低
電位点Ｖｓｓに接続されている。なお、コンデンサ１９
の他方の電極は電源Ｖｏｏに接続してもよい。

また、第２のＰウェル３とＮ形感板１とのＰＮ接合で１
２のダイオード２ｏが形成され、そのカソードがＮ”ｌ
板コンタクト領域５を介して電源Ｖｏｏに接続されてい
る。

前述の第１の抵抗１５、第２の抵抗１８及びコンデンサ
１９で高周波ノイズに対づるフィルタ回路が構成され、
その出力線路２１が、Ｎ形感板１の伯の部位に形成され
た図示省略の０ＭＯ８に接続されている。

フィルタ回路は、第１の抵抗１５の抵抗値をｒ（Ω）、
第２の抵抗１８の抵抗値をＲ（Ω）、コンデンサ１９の
容量をＣ（Ｆ）とすると、その時定数τ（Ｓ）は次式で
示すように設定されている。

τ−（ｒ＋Ｒ）・Ｃ・・・（１） 前述のように、半導体装置である０ＭＯ３を誤動作させ
る高周波ノイズは、通常数Ｍ　ＨＺ〜数ＧＨ２であるの
で、これをカットするため、フィルタ回路の時定数τは
数μｓに設定されている。そして、０ＭＯ８等の半導体
装置内に現実的に内蔵可能なＭＯＳキャパシタの合作は
、数１０ｐＦであるので、第２の抵抗１８が第２のＰウ
ェル３の高抵抗拡散領域によりＲ−１００にΩ程度に形
成され、第１の抵抗１５はＮ＋多結晶シリコン１４によ
りｒ−数にΩ程度に形成されている。

面シて、Ｒ−１００にΩ程度の比較的高い抵抗が第２の
Ｐウェル３の高抵抗拡散領域により比較的小さいパター
ン面積で形成され、またｒ−数にΩ程度の比較的低い抵
抗が、Ｎ＋多結晶シリコン１４により比較的小さいパタ
ーン面積で形成されている。そしてさらに、Ｐウェルの
高抵抗拡散領域を用いて高抵抗を形成すると、前記第１
３図の従来例のように多結晶シリコンを用いて同様の高
抵抗を形成したものと比べると、その抵抗値のばらつき
を数％以上小さくできるので、前記時定数τの値の制御
が再現性よく実現される。

次に、上述のように構成された半導体装置の入力保護回
路の動作を説明する。

通常の動作時には、入力端子１６から入力された信号は
、第１の抵抗１５及び第２の抵抗１８を介して０ＭＯ８
に伝わる。このとき、第１、第２のダイオード１７．２
０は、共に逆バイアスされていて非導通状態とされてい
る。

入力端子１６から電澹電圧ＶＤＤよりも＾い電圧のノイ
ズ等が入力された場合は、第２のダイオード２０が順バ
イアスされ、ノイズ等による電流は、第１の抵抗１５及
びＮ形感板１中を通って電源ＶＤＤにバイパスされる。

このとき第２のＰウェル３からＮ形感板１に向って正孔
が注入されることになる。しかし、第２のダイオード２
０を流れる順方向電流、即ちＮ形感板１に流れ込む電流
が第１の抵抗１５で所要値以下に制限されて正孔の注入
品が低く抑えられ、その正孔の注入がラッチアップ等の
トリがとなることが防止される。

即ち、通常の０ＭＯ８でラッチアップが発生するトリガ
電流は数１０ｍＡ〜数１００ｍＡ程度であり、入力端子
１６に入るノイズの最大電圧を数１００Ｖとすると、第
１の抵抗１５は前述のように数にΩ〜数１０にΩに設定
されるので、ノイズによる電流はラッチアップのトリが
電流以下に制限されてラッチアップの発生が防止される
のである。

また、入力端子１６から低電位Ｖｓｓよりも低いＴｉ圧
のノイズ等が入力された場合は、第１のダイオード１７
が順バイアスされ、そのノイズ等による電流は、第１の
抵抗１５及び第１のＰウェル２を通って低電位点ＶＳＳ
にバイパスされる。このときも第１のダイオード１７を
流れる順方向電流が第１の抵抗１５で所要値以下に制限
され、第１のＰウェル２に注入される電子の注入ｍが低
く抑えられてラッチアップ等のトリガとなることが防止
される。

さらに、入力端子１６から入力される信号に電波障害等
により数ＭＨ２〜数ＧＨ２のノイズが乗って入力された
場合には、第１の抵抗１５、第２の抵抗１８及びコンデ
ンサ１９で構成されたフィルタ回路が動作して、高周波
ノイズがカットされ、信号成分のみが０ＭＯ８に伝えら
れる。

そして、この実施例においては、上記のフィルタ回路を
構成する抵抗の主体が、第２のＰウェル３からなる高抵
抗拡散領域で精度よく形成されているので、フィルタ回
路の時定数τの値が再現性よく所要値に制限されて、高
周波ノイズのカットが的確に行なわれる。

次いで、第３図及び第４図には、この発明の第２実施例
を示す。

なお、第３図、第４図及び後述の第５図ないし第９図に
おいて、館記第１図及び第２図における部材、部位及び
回路素子等と同一ないし均等のものは、前記と同一符号
を以って示し、重複した説明を省略する。

この実施例は、第４図中における第１のダイオード２２
が、第３図中に示す才うに、Ｎ＋多結晶シリコン領域２
３ａ及びＰ１多結晶シリコン領域２３ｂを有する多結晶
シリコンダイオード２３で形成されている。

この実施例によれば、入力端子１６に低電位ＶＳＳより
も低い電圧のノイズ等が入力された場合、前記第１実施
例の場合のように第１のＰウェルへ電子が注入されると
いう現象が生じないのでラッチアップ等の発生が一居的
確に防止される。

第５図は、上記第２実施例において、第１の抵抗１５を
形成しているＮ＋多結晶シリコン１４と第１のダイオー
ド２２を形成している多結晶シリコンダイオード２３と
を一体化した変形例を示している。

第５図中、２５ａは第１の抵抗１５となるＮ”多結晶シ
リコン領域、２５ｂは第１のダイオード２２を形成する
ためのＰ１多結晶シリコン領域であり、このＰ＋多結晶
シリコン領域２５ｂとＮ＋多結晶シリコン領域２５ａの
一部により、ｆＪＸｌのダイオード２２が形成されてい
る。

そして、この構成の場合、多結晶シリコン中におけるＮ
”−Ｐ＋接合の逆方向耐圧を電源電圧Ｖ００以上とする
必要があるので、イオン注入のパターンによりＮ＋多結
晶シリコン領域２５ａとＰ“多結晶シリコン領域２５ｂ
とが直接接しないように、両者の間にノンドープ多結晶
シリコン領域２５Ｃが形成されている。

この変形例によれば、第１の抵抗１５と第１のダイオー
ド２２との間のフンタクト及び配線が不要となるので、
−層チップサイズを小さくすることができるという利点
がある。

第６図及び第７図には、この発明の第３実施例を示す。

この実施例は、前記第２実施例（第４図）における第２
のダイオード２０と並列に、多結晶シリコンダイオード
２７で形成された第３のダイオード２６を接続したもの
である。２７ａ及び２７ｂは、多結晶シリコンダイオー
ド２７を形成しているＮ４多結晶シリコン領域及びＰ＋
多結晶シリコン領域である。

前記第１実施例及び第２実施例の場合は、入力端子１６
から電源電圧ＶＯＯよりも高い電圧のノイズ等が入力さ
れた場合、そのノイズ等による電流は、第７図中、矢印
Ｃのような経路で全ての電流が第２のダイオード２０、
即ち第２のＰウェル３からＮ形感板１中を通って電源Ｖ
ＤＤにバイパスされる。

しかし、この実施例では、多結晶シリコンダイオード２
７からなる第３のダイオード２６が第２のダイオード２
０と並列に接続されているため、−上述のノイズ等によ
る電流は、第７図中、矢印Ａ、Ｃの両経路を通って電源
Ｖｏｏにバイパスされる。

匍述のように、矢印Ｃの経路で電流がバイパスされると
、第２のＰウェル３からＮ形感板１に向って正孔が注入
されることになるが、第３のダイオード２６である多結
晶シリコンダイオード２７の接合面積をある程度大きく
して宙けば、電流の殆んどは矢印Ａの経路を通ってバイ
パスさせることができ、矢印Ｃ側の電流を低く抑えるこ
とができる。したがって、この実施例では、入力端子１
６から電源電圧ＶＤＤよりも高い電圧のノイズ等が入力
した場合も、Ｎ８基板１中への正孔の注入が殆んどが生
じないようにすることができてラッチアップ等の発生が
一層的確に防止される。

なお、第６図中の第１の抵抗である多結晶シリコン１４
をＰ１多結晶シリコンで形成すれば、第５図に示した変
形例の場合と同様の構成により、そのＰ＋多結晶シリコ
ンと多結晶シリコンダイオード２７とを一体化すること
ができる。

第８図及び第９図には、この発明の第４実施例を示す。

この実施例は、前記第１実施例（第１図）等において第
２の抵抗を第２のＰウェルからなる高抵抗拡散領域を用
いて形成したのに対し、その第２の抵抗１８を、第２の
Ｐウェル３内に形成したＮ０チヤネルストツパからなる
高抵抗拡散領域を用いて形成したものである。

通常のＣＭＯ８Ｊｆｌ造では、フィールド酸化膜１３の
直下に、チャネルストッパ領域としてＮ”チャネルスト
ッパ領域２９及びＰ”チャネルストッパ領域３１が形成
されている。モしてＰ０チャネルストッパ領域３１はＰ
ウェル上に、またＮ″チャネルストッパ領域２９はＮ形
感板上に形成されているが、この実施例では、Ｎ’チャ
ネルストッパ領域２８を第２のＰウェル３上に形成し、
これを第２の抵抗１８を形成するための高抵抗拡散領域
として用いたものである。

□　そして、この実施例では、第９図に示す第１のダイ
オード３２が、Ｎ０チヤネルストツパ領域２８と第２の
Ｐウェル３とのＰＮ接合により形成され、また、第２の
ダイオード３３が第１のＰウェル２とＮ形感板１とのＰ
Ｎ接合により形成されている。

上述のように構成された第４実施例の作用は、前記第１
実施例のものとほぼ同様である。

［発明の効果］ 以上説明したように、この発明によれば、抵抗を、半導
体基板上の絶縁体上に形成された第１の抵抗と半導体基
板内の不純物拡散領域により形成された第２の抵抗との
直列接続抵抗で構成したので、以下のような利点がある
。

即ら、半導体基板内の不純物拡散領域は高抵抗の拡散領
域とすることが比較的容易なので、抵抗の主体をこの不
純物拡散領域からなる第２の抵抗により小さいパターン
面積で精度よく形成することができる。そして全体の抵
抗は、この第２の抵抗と、絶縁体上の第２の抵抗との総
合により立体的に形成されるので、抵抗の全パターン面
積を一層小パターン化することができる。

また、不純物拡散領域と半導体基板との接合により、所
定レベルを越えたノイズ等の入力をバイパスさせるため
のダイオードが形成され、ノイズ等の入力時にこれが順
バイアスされて半導体基板内に少数キャリヤの注入が生
じるが、このときダイオードに流れる順方向電流が第１
の抵抗により所要値以下に制限されてその少数キャリヤ
の注入出が低く抑えられ、少数キャリヤの注入がラッチ
アップ等のトリがとなることを抑止することができる。

さらに、上述のように第１の抵抗がラッチアップ発生の
防止機能を有しているので、第２の抵抗となる不純物拡
散領域を、半導体基板上において半導体装置の形成領域
の近傍位置に形成することができ、前記の抵抗パターン
の小パターン化と相まってチップ面積を一層小さくする
ことができてコスト低減を図ることができる。

【図面の簡単な説明】

第１図はこの発明に係る半導体装置の入力保護回路の第
１実施例を示す縦断面図、第２図は同上第１実施例の等
価回路を示す伺路図、第３図はこの発明の第２実施例を
示寸縦所面図、第４図は同上第２実施例の等価回路を示
す回路図、第５図は同上第２実施例において多結晶シリ
コン抵抗と多結晶シリコンダイオードとを一体化した変
形例を示す縦断面図、第６図はこの発明の第３実施例を
示す縦断面図、第７図は同上第３実施例の等価回路を示
す回路図、第８図はこの発明の第４実施例を示す縦断面
図、第９図は同上第４実施例の等価回路を示す回路図、
第１０図は半導体装置の入力保護回路の第１の従来例を
示す縦断面図、第１１図は同上第１の従来例の等価回路
を示す回路図、第１２図は抵抗をウェルを用いた高抵抗
拡散領域で構成した第２の従来例を示す部分縦断面図、
第１３図は抵抗を高抵抗多結晶シリコン抵大で構成した
第３の従来例を示す部分縦断面図である。 １：Ｎ形感板、 ２：第１又は第２のダイオードを形成する第１のＰウェ
ル、 ３．１８：第２の抵抗を形成する不純物拡散領域となる
第２のＰウェル、 １３：シリコン酸化膜（絶縁体）、 １４：第１の抵抗となる多結晶シリコン、１５：第１の
抵抗、 １７．２２．３２：第１のダイオード、１８：第２の抵
抗、　　　１９：コンデンサ、２０．３３：第２のダイ
オード、 ２１：０ＭＯ８等の半導体装置に接続される線路、 ２３：第１のダイオードとなる多結晶シリコンダイオー
ド、 ２８：第２の抵抗を形成する高抵抗拡散領域となるＮ”
チャネルストッパ領域。 代理人　　弁理士　　三　好　　保　男第４図 第７図 第９図

Claims (1)

1. 【特許請求の範囲】 　半導体装置を構成する半導体基板上に抵抗を含む回路
   で形成された当該半導体装置の入力保護回路において、 前記抵抗を、前記半導体基板上の絶縁体上に形成された
   第１の抵抗と前記半導体基板内の不純物拡散領域により
   形成された第２の抵抗との直列接続抵抗で構成したこと
   を特徴とする半導体装置の入力保護回路。