JPS6132566A - 半導体デバイスの過電圧保護構造 - Google Patents

半導体デバイスの過電圧保護構造

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JPS6132566A
JPS6132566A JP10169685A JP10169685A JPS6132566A JP S6132566 A JPS6132566 A JP S6132566A JP 10169685 A JP10169685 A JP 10169685A JP 10169685 A JP10169685 A JP 10169685A JP S6132566 A JPS6132566 A JP S6132566A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 次の順序で本発明を説明する。
Ａ、産業上の利用分野 Ｂ、開示の概要 Ｃ０従来技術 り１発明が解決しようとする問題点 Ｅ９問題点を解決するための手段 Ｆ、実施例 Ｆｌ、他の実施例 Ｇ１発明の効果 Ａ、産業上の利用分野 この発明は、半導体デバイスの過電圧保護構造に関し、
特に、０Ｍ０８回路に適合する双対ダイオードを用いた
過電圧保護構造に関するものである。
Ｂ、開示の概要 この発明により開示されるのは、半導体デバイスの過電
圧保護構造である。この構造は、ＣＭ。
Ｓ回路に使用したとき、その０Ｍ０８回路を過電圧条件
から保護するとともに、その構造中のランチ・アップを
最小限にとどめる働きを行う。この構造は、基板の導電
型とは逆の導電型の井戸領域を備え、この井戸領域が基
板の導電型に類似する導電型をもつポケット領域を画定
する。この井戸領域の一部に第１０ＰＮ接合ダイオード
が形成さ彊１、このポケット領域中に第２０ＰＮ接合ダ
イオードが形成さｎる。この２つのダイオードは互いに
逆の極性であり、その双方のダイオードは、信号線上の
電圧が電源供給電圧の限界を超えたときに２つのダイオ
ードのうちの一方が順方向にバイアスされるように単一
の線に接続されている。このポケット領域は通常アース
である”　ｓ　ｓ端子に接続さ几、井戸領域は電源■Ｄ
ＤｖＣ接続さｎている。井戸領域におけるドーピング濃
度は勾配を有するように予め設定さｊ、ており、これに
より、一方のダイオードから井戸領域に注入さ几る少数
キャリアが反発を受け、そｎ、らの少数キャリアは基板
中にラッチ・アップの原因となる基板領域への移動を阻
止さ亀　もしくはきわめてゎずがしが基板の電圧レベル
に影響を与えない。その代わりに、注入さ几たキャリア
は井戸領域中で再結合し、近接して分離されたポケット
領域によって集めらｎ。
る。
第２のダイオードが順方向にバイアスさｎているときは
、少数キャリアが、分離さｒ、たポケット領域中に注入
さ扛、下方の井戸領域によって基板に到達するのを阻止
さ几、以てこｎらのキャリアが隣接する回路の動作に影
響を与えることが防止さｎ、る。
Ｃ０従来技術 ＭＯＳ及びＣＭＯ８半導体回路などの半導体デバイスは
、静電気の放電（ＥＳ　Ｄ　）やさまざまな偽似高電圧
信号に起因する比較的大きい電圧遷移によってしばしば
損傷を受ける。これらの損傷を防止するためには、すべ
てのＭｏ８入力を有効に保護するデバイスを設ける必要
がある。この要求を充たすべく、ツェナーダイオードや
、順方向にバイアスさ１．たダイオードや、ＭＯＳトラ
ンジスタなどのさまざ捷な保護デバイスが提案さｎ使用
さ几ている。
例えば、米国特許第３７４８５４７号においては、高電
圧パルスがＦＥＴの信号入力電極に加えらゎ、た場合に
ＦＥＴのゲート絶縁体を保護するために、Ｆ　Ｅ　Ｔの
ゲート電極に平行に保護用のＰＮ接合ダイオードを接続
することが教示さｆている。
１）３Ｍテクニカル・ディスクロジャ・ブレティン（Ｔ
ｅｃｈｎｉｃａｌ　Ｉ’）ｉｓｃｌｏｓｕｒｅ　Ｂｕｌ
ｌｅｔｉｎ　）　、ＶｏＬ２０、Ｎｏ、ｌＱ、３９６２
〜３９６３ページ、１９７８年３月に掲載のり、アレイ
ムディン（Ａｌａｍｅｄｄｉｎｅ）による″集積半導体
デバイス用保護回路（Ｐｒｏｔｅｃｔ　１ｖｅＣｉｒｃ
ｕｉｔ　ｆｏｒ　Ｔｎｔｅｇｒａｔｅｄ　Ｓｅｍ１ｃｏ
ｎｄｕｃｔｏｒ　Ｄｅｖｉｃｅ）”と題する論文には、
ＦＥＴ回路のゲート入力とバイポーラ・デバイスの入力
とを保護するための別の構成が記載さｎている。この構
成は、保護すべき入力に接続さｆた１つの共通の極と、
アースに接続された別の共通の極とを有する逆並列のダ
イオードの２重チェーンとから成っている。
さて、０Ｍ０８回路は、″ラッチ・アップ″として一般
に知らｎる不都合な制御整流（ｓ　ｃ　ｒｔ、、）動作
に対しても影響を受けやすい。このラッチ・アップは、
もし制御さｎないと、過剰な電流てよってデバイスや金
属線などの破損につながる。０Ｍ０８回路がラッチ・ア
ップに対して脆弱であるのは、一般に入手可能なＣＭｏ
５回路に寄生白モなＰ　Ｎ　Ｐ　Ｎ構造が存在するから
である。そして遷移信号等のある種の条件下でに、その
ＰＮ接合のうちの１つが１）１）方向にバイアスさｎｌ
　　こ九によりｓＣＲ２動作がターン・オンする可能性
がある。こうして、ランチ・アップ状態にあるときは、
ＰＮ接合を順方向にバイアスする信号が除去されたあと
も、デバイスはオン状態にとどまる。そこで、そのデバ
イスにおけるラッチ・アップを防止し、もし２くはラッ
チ・アップの影響を最小限に抑えようと多くの努力が費
されている。例えば、デバイス中の寄生的なバイポーラ
・トランジスタの形成ｅ防止するために誘電体絶縁層を
使用する等の、製造技術によってラッチ・アップを解決
するようにした技術が提案さｎている。あるいは、寄生
的トランジスタ間の電流経路を低減しＹ）Ｃ電流増幅率
を抑えるためにドープさｎ５た領域を形成するよう（て
した技術も開示さｆている。
このように、ＣＭＯ８構造は入力電極の過電圧状態に対
して特に弱い構造である。なぜなら、そのような状態は
ゲート誘電体領域を破壊するのみでなく、有害なＳＣＲ
動作をもたらしかねないからである。
さて、従来の過電圧保護構造は典型的には、基板の不動
作部分中に電通を導通させることにより高電圧遷移パル
スを吸収するようにしたものである。そのような構造は
、ＣＭｏ５構造のゲート誘電領域を保護するが、しばし
ばラッチ・アップ状態をつくり出すことによって、それ
が保護する構造に損傷をもたらす。例えば、その保護構
造を介して基板に流入する電流は、きわめて多くの場合
に、寄生的な縦方向のＰＮＰトランジスタ及び横方向の
ＮＰＮ　トランジスタをしてラッチアップ状態に設定せ
しめるほどに十分大きい値と々る。
米国特許第３９３４１５９号には、基板への少数キャリ
アの注入を防止するために設計さｆｌだ保護ダイオード
を有するＩＧＦＥ’ｌ”構造が開示さｎている。しかし
、そこに記載された構造は、特に、Ｆ　Ｅ　Ｔデバイス
を予定の単一極性の過電圧条件がら保護するためのもの
である。また、（１９８２年５月／り月に発行された”
ＶＬＳＩの設計（ＶＬ　Ｓ　Ｉ　　Ｄｅｓｉｇｎ　）　
”などによって示さ扛ているように）現在知らｎている
双対ダイオード保護回路は、放電に対する保護は行うが
、その保護回路が組み込まｆている集積回路を、多数及
び少数キャリアの基通基板への流入の影響から適切に保
護できないという欠点がある。
１）０発明が解決しようとする問題点 この発明の目的ｉ、ＣＭＯＳデバイスの信号ラインに接
続されたとき、過電圧状態の存在する場合にそのＣＭｏ
５を保護するとともに、多数及び少数キャリアの共通基
板中への注入を最小限に抑え、以−Ｃランチ・アップを
生じに〈＜シ、予定の電圧レベルに維持する必要のある
共通基板の放電を防止するための過電圧保護構造を提供
することにある。
Ｅ０問題点を解決するための手段 この発明においては、第１の導電型の基板に、第２の導
電型の第１の領域が形成される。この第１の領域は、第
１の導電型をもつアイランド状の第２の領域からなる。
この基板の予定の部分に形成さ扛ている。そして、第２
の導電型の第１のダイオード形成領域が第２の領域の一
部に設けら几、第１の導電型の第２のダイオードが第１
の領域の一部に設けられている。さらに、信号ラインを
上記第１と第２のダイオード形成領域に接続するために
、上記第１の領域に第１の電位を与えるための手段と、
上記第２の領域に第２の電位を与えるための手段とが設
けらｎている。
そして動作中に、偶々どちらかの極性の過電圧状態が単
一ラインで発生すると、そｎにより、その電圧の極性に
応じて第１のダイオードまたは第２のダイオードのうち
の一方に順方向のバイアスが加えら扛、以てアイランド
状の第２の領域または第１の領域の一方に少数キャリア
の注入が引き起こさ扛る。そのどちらの場合にも、少数
キャリアは第１の領域の外側にある第１の導電型の半導
体基板の部分へ移動することをほぼ阻止さｎ、る。
半導体基板上に形成さ几たエピタキシャル層中に構成さ
れたＣＭＯ８構造の場合は、本発明の構造は上記第１の
領域を、エピタキシャル層と基板の界面に隣接する基板
部分中に延入させることによって、エピタキシャル層中
に構成することができる。
この発明の構造により得らｒしる効果を列挙してみると
： （１）共通の信号ラインに接続されたデバイスを、どち
らの極性の過電圧状態からも保護することができる。
（１））ラッチアップを生じることなく過電圧保護を行
うことができる。
６１））この発明の構造をＣＭＯ８構造に組み込んだ場
合に、通常オンチップ基板電圧発生器により予定の電圧
レベルにチャー、ジされている基板から電流の漏洩をも
たらすことな（ＣＭＯ８構造の入力を過電圧状態から保
護することができる。
Ｆ、実施例 第１図は、本発明に基づく過電圧保護構造の図式的な概
要図である。この構造は、Ｐ型基板１０とその上面のエ
ピタキシャル層１２とから成っている。Ｎ型の埋め込み
層１４は基板１０の一部に形成さ肛、エピタキシャル層
１２に延入している。
そのような層１４は、エピタキシャル層１２の形成前に
基板中にＮ型の層を形成し、アニール工程の間にＮ型の
ドーパントを、その基板中のＮ型層からエピタキンヤル
層１２に外方拡散することによって形成さｎる。Ｎ型井
戸領域１６は、この領域１６がエピタキシャル層１２の
一部を貫通して埋め込み層１４に到達し、以てＮ型井戸
領域１６とＮ型埋め込み層］４の組み合わせが、Ｎ型物
質によって囲ま扛たアイランド状のＰ型領域１８を画成
スるように、エピタキシ゛ヤル層１２中に形成さ肛てい
る。この埋め込み層１４と井戸領域１６の組み合わせは
、エピタキシャル層１２中で、Ｐ型の第２の領域をエピ
タキンヤル層１２及び基板１０の残りのＰ型の部分から
Ｎ型物質によって分離した構造である限り他の方法で形
成してもよい。
埋め込み層１４は井戸領域１６のドーピング濃度よりも
比較的に高いドーピング濃度を有していなくてはならな
い。例えば、埋め込み層１４のドーピング濃度１は５Ｘ
１０”原子／ｄまたはそｎ以上であり、Ｎ型井戸領域１
６のＮ型ドーピング濃度は２×１０”°　原子／ｄであ
る。さらに例えば、Ｐ型領域１８は１０″〜１０１８原
子／−の範囲のドーピング濃度を有していてもよい。ま
た　Ｎ＋型領領域２４Ｐ型領域１８中の所定の部分に拡
散またはイオン打ち込みによって形成され、これにより
ＰＮ接合ダイオード３２が形成さｊ、る。Ｐ＋型領域２
６は、拡散やイオン打ち込みなどの周知のドーピング技
術を用いて領域１６の一部に形成され、こｎにより第２
のＰＮ接合ダイオード３４が形成さ才りる。領域２４及
び２６はともに信号ライン■■Ｎに接続される。また、
接点領域２０がＮ型井戸領域１６に設けらｎ１接点領域
２２がＰ型アイランド領域１８に設けられている。Ｎ型
井戸領域１６は電源ｖＤＤに接続さ扛、しばしばポケッ
ト領域と称さ壮るアイランド領域１８は典型的にはアー
ス電位である電源■５ｓＫ−接続されている。このＮ″
−領域は１０１９原子／　ｃｎ’１以上のドーピング濃
度をもち、このＰ″−領域は、１０１″原子／　ｃｎ’
１以上のドーピング濃度を有している。
第２図は、第１図の図式的なＡＡ’　断面図である。第
２図には、ある種のバイアス条件下で電子と正孔とがど
のように移動シフ、またラッチアップを回避し、少数キ
ャリアの基板中への注入を防止し、基板からのチャージ
の排出を避けるべく本発明の構造がどのように適合する
かがあられさ肛ている。すなわち、動作期間中に信号ラ
インに過電圧が加えら牡ると、過電圧保護構造の２つの
ダイオニドのうち１つが順方向にバイアスさｊ、る。例
えば、ＶＩＮ＞ｖＤＤ（ＶＤＤｌｄ′典型的にｌｄ約５
゜０ボルトである）の場合、領域２６及び１６によって
形成さｎ、るダイオード３４が順方向Ｖこバイアスさ扛
る。と九により正孔（ｈ）がＰ″−領域２６からＮ型井
戸領域１６に注入さ１）、その領域１６内に正孔のうち
のいくつかかとと壕ってＮ型井戸領域１６”ｌ：たｎＮ
＋接点領域２０内の電子と再結合する。一方、その他の
正孔は、Ｐ型領域１８中に拡また、埋め込み層１４の方
へ移動するＮ型井戸領域１６中の正孔は層１６のＮ型ド
ーピング濃度（すなわち２Ｘ１０’°　原子／謡）とは
異なる層１４中の予定のドーピング濃度（すなわち５Ｘ
１０　　’原子／　ｃｒ？＝よりも大きい）の差異によ
ってその構造中に形成さｒ、た電界（Ｅ）により反発さ
ｎる。この電界は領域１６中の多くの正孔が埋め込み層
１４中へ移動しそこからＰ型基板１０へ貫通するのを防
止する作用をもつ。埋め込み層１４は領域１６よりも高
いドーピング濃度を有するように設定されている。こｆ
′Ｌは、正孔がＰ型基板中に移動するのを防止するポテ
ンシャル障壁を形成するという特定の理由のためになさ
扛ている。領域２６はまた、できるだけ多くの正孔が領
域１８に到達し且つ基板１０への到達を防止するように
領域１８とは近接して配置される。そして正孔は一旦ポ
ケット領域１８に到達するとそこで集積され、最後に接
点領域２２から■ｓ８を介して排出さｎる。尚、もちろ
ん領域２６及び１８は゛打ち抜き（ｐｕｎｃｈ−１ｈｒ
ｏｕｇｈ　）”によりショートが生じる程近くてはなら
ない。このように、Ｐ型ポケット領域１８と。
Ｎ型井戸領域１６と、Ｎ型埋め込み層】４により、ｖＩ
Ｎの過電、圧条件という１つのタイプの間にＰ型基板１
０からの正孔の流肚を転換することが可能となる。正札
のＰ型基板への注入は主として２つの理由により好まし
くない。先ず、このタイプの基板では正孔が多数キャリ
アであるため、この抵抗性媒体中の正孔の運動により基
板中（Ｃ電圧降下かもたらさ几、このことはある条件下
では基板中にランチアップをもたらすのに十分なだけの
利得を寄生的なＰＮＰＩ−ランノヌタに与えることにな
りかねない。次に、ＣＭＯＳデバイスの中には基板電圧
を負のレベル（典型的には−１〜−３ボルト）の範囲に
保つ必要のあるものがあり、このためメンチップ基板電
圧発生器が設けら１ているので、基板に正のチャージの
流入を許容することは、基板電圧発生器のチャージポン
プ作用を強化し７てそれらの正のチャージを中和しなく
てはならないことを意味し製造上好ましくない。
次に”ＩＮが■ＤＤとｖｓｓの間の電圧レベル（典型的
には０〜＋５．０ボルトの範囲）にあるときには、これ
は多くのＣＭＯＳデバイスの典型的なりＩＮ信号電圧の
範囲であるため、基板を保護すべき過電圧状態は存在し
ない。
次に、ｖＩＮがｖｓｓよりも小さいときは、ダイオード
３２が順方向にバイアスされ、これによりＰ型領域１８
中に電子が注入さｎる。こｎらの電子の中にはＰ　接点
領域２２によって集められそこで正孔と再結合するもの
もあるが、領域１８を通過してＮ型井戸領域１６または
Ｎ型埋め込み領域１４によって集めら７ｔ、こｎらの領
域を介してＮ＋接触領域２０へと移動［７て行くものも
ある。
電子の基板への注入は、電子が基板から動作デノ（イス
領域中へ移動しデバイスの性能によくない影響ｆ３：力
えるために、望ましく々い。
このように、静電気の放電や疑似電圧状態によりｖＩＮ
の電圧レベルが通常の動作範囲から外ｆる箇所では”　
ＩＮが■ＤＤよりも高くなるか、■　　が■　　よりも
低くなるかに拘らず、この・　ＩＮ　　　８８ 構造は基板に対する多数チャージまたは少数チャージの
注入を防・屯する働きを行う。この発明によれば、その
ようなチャージを分離し、予定の値に設定されている基
板の電圧レベルに重大な影響を与えることなくｖｒ）１
−）またはｖｓｓなどのオフチップ電源を介してそ扛ら
のチャージを吸引しまたは中和することが可能となる。
尚、第１及び２図に示した実施例では、基板１０がＰ型
、エピタキシャル層がＰ型、またポケット領域１８もＰ
型であられされている。しかし、この発明の教示すると
ころによｎば、基板をＰ＋またはＰ−型で形成し、その
上にＰまたはＰ−型で形成してもよい。さらに、この発
明Ｈ，Ｎ型基板を用い、上述の構成のＮ型の領域をＰ型
の領域に置きかえること（だよっても実施することがで
きる。
Ｆｌ、他の実施例 本発明によｎば、基板の表面に２つの隣接するエピタキ
シャル層が形成さハ１．２つのエピタキシャル層を分離
する界面のまわりには埋め込み層が形成さ扛、上方のエ
ピタキシャル層を井戸領域が貫通して埋め込み層に合併
するような構造もまた教示さ几る。
ここで第３図を参照すると、第１のＮ型井戸領域４２を
有するＰ型の基板４０が図示さｎている。
この領域４２は、Ｐ型基板４０の予定の部分にＮ型導電
性をもつイオンの打ち込みを施し、その領域が予定の導
電性をもつＮ型井戸領域に反転するように不純物を規定
することによって形成されうる。領域４４は、第１の井
戸領域４２の予定の部分に形成した第２の井戸領域であ
り、領域４２よりも似いＮ型ドーパント濃度をもつよう
に設定さｎ、るか、Ｎ型ドーパントの一部を補償するた
めにＩ〕型導電性を決定するイオンを選択的に注入する
か、またははじめのＮ型井戸領域４２の形成の間にこの
領域をＮ型の小さい導電性をもつように形成しておくこ
とにより形成さｎ、る。分離されたＰ十 席領域４６はＮ型領域４４中に形成さｎ、Ｎ　　ダイオ
ード形成領域５０とＰ″−接点領域４８が領域４６中に
形成さ几る。隣接する２つのＮ型井戸領域を異なるドー
ピング濃度とした理由は、第２の井戸領域４４のまわり
に電界（Ｅ）を組み込んで、ＶＩＮが■ＤＤよりも大き
い場合にダイオード５６に順方向のバイアスが加えらｎ
ている間に、領域４４中の正孔（１））がＰ型基板４０
中へ移動しないように正孔（ｈ）を反発するためである
。こｎらの領域４２及び４４に対するドーピング濃度は
、典型的には第２図の実施例の領域１４及び】６に関連
して述べた値と同様である。すなわち、領域４２に対す
るＮ型ドーパンｈｓ度は約５Ｘ１０”原子／　ａｄ乃至
そｎ以上であり、領域４２に対するドーパント濃度は２
Ｘ１０”　　原子／−である。
捷だ、Ｐ型領域４６は１０１４　乃至１０１”原子／ｄ
のＰ型ドーピング濃度範囲にあるように設定＋ することができる。Ｎ　領域５４は電源■ＤＤに接続す
るためのＮ型領域４４用の接点領域である。
こうして、領域５２から注入さｎ、た正孔は領域４４ま
たは４２内で電子と再結合するか、Ｎ″−領域５４で集
めらｎるか、分離されたＰ型領域４６中に拡散し、その
領域４６を介して、■８８に接続さ扛常にはアースに接
続さ几ているＰ＋接点４８に集めてそこから排出さｎる
。
同様にして、ＶＩＮがＶｓｓより小さいときは、ＰＮ接
合ダイオード５８が順方向にバイアスされ、電子がポケ
ット電域４６に注入さ扛る。しかし、Ｎ型領域４４及び
４２の存在により、そ扛らの電子ＵＰ型基板４０に到達
するのを阻止さｎる。そのかわりに、それらの電子は分
離さ１．たポケットＰ型領域内捷たは接点領域４８内で
正孔と再結合するか、またはＮ型領域４４及び４２によ
って集めらｎ１接点領域５４へ輸送さ几る。
Ｇ０発明の効果 以上のように、この発明によ几ば、半導体基板に互いに
逆方向の双対ダイオード構造を形成し、こｎにより基板
への正孔捷たは電子の流入を防止するようにしたので、
例えばＣＭＯ８構造に適用することにより、ラッチアッ
プを回避し過電圧に対する破損を効果的に防止できると
いう効果がある。
【図面の簡単な説明】
第１図は本発明に基づく過電圧保護構造の図式％式％ 第２図は第１図の構造の図式的な断面図、第３図は本発
明に基づく他の実施例の図式的な断面図である。 １０．４０・・・・半導体基板、１４．１６．４２．４
４・・・・第１の領域、１８’、　　４’６・・・・第
２の領域、３４．５６・・・・第１のダイオード形成領
域、３２．５８　・・・第２のダイオード形成領域”　
Ｔ）Ｄ・・・・第１の電位、■　　・・・・第２の電位
、２ｏ・・・第Ｓ １の電位を加えるだめの手段、２２・・・・第２の電位
を加えるための手段。 出願人　　インターナショナ７１／＋１ビジネス・マシ
ーンズ・コーポレーションす１図

Claims (2)

    【特許請求の範囲】
  1. （１）（ａ）第１の導電型の半導体基板と、 （ｂ）上記基板の予定の部分に形成された第２の導電型
    の第１の領域と、 （ｃ）上記第１の領域内に形成され、上記第１の領域の
    部分により、上記第１の領域以外の上記基板の部分から
    分離された上記第１の導電型の第２の領域と、 （ｄ）上記第１の領域中に形成された上記第１の導電型
    の第１のダイオード形成領域と、 （ｅ）上記第２の領域中に形成された上記第２の導電型
    の第２のダイオード形成領域と、 （ｆ）上記第１の領域に第１の電位を加えるための手段
    と、 （ｇ）上記第２の領域に第２の電位を加えるための手段
    と、 （ｈ）上記第１及び第２のダイオード形成領域に共通の
    信号ラインを接続するための手段とを具備する半導体デ
    バイスの過電圧保護構造。
  2. （２）上記第１の領域が、上記第２の導電性の第１の部
    分と、該第１の部分とはドーピング濃度が異なり上記第
    ２の導電性の第２の部分とからなり、以てその両部分の
    界面に電界を発生させるようにした特許請求の範囲第（
    １）項に記載の半導体デバイスの過電圧保護構造。
JP10169685A 1984-07-18 1985-05-15 半導体デバイスの過電圧保護構造 Granted JPS6132566A (ja)

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