JPH02134864A - 保護素子を有する半導体集積回路 - Google Patents

保護素子を有する半導体集積回路

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JPH02134864A
JPH02134864A JP63289432A JP28943288A JPH02134864A JP H02134864 A JPH02134864 A JP H02134864A JP 63289432 A JP63289432 A JP 63289432A JP 28943288 A JP28943288 A JP 28943288A JP H02134864 A JPH02134864 A JP H02134864A
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JP
Japan
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conductivity type
area
well
type semiconductor
region
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Pending
Application number
JP63289432A
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English (en)
Inventor
Toshio Yoshihara
敏雄 吉原
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路等の半導体素子の入出力保護回路に関
し、特に、Ａ／Ｄ、Ｄ／Ａコンバータ等の高ｊｌＩ度、
高インピーダンスのアナログ回路を有する集積回路の端
子間干渉を低減するための保護素子に関する。
〔従来の技術〕
従来％ＣＭＯ８構成の集積回路に設けられるこの種保護
回路は、入出力信号ラインと、電源配線ライン間に、２
極管特性となる拡散層を接続し入出カラインの電位を電
源電圧の範囲内にクランプしていた。
〔発明が解決しようとする課題〕
上述した従来の入出力保護回路は、２極管特性を用いて
いるため、基板に注入された少数キャリヤが十分吸収さ
れず、隣接する端子の保護用の拡散層や高インピーダン
スのアナログ回路に到達するとリーク電流となりこれら
に悪影響を与えるという欠点がある。
〔課題を解決するための手段〕
本発明によれば、２極管特性を有する拡散層の周囲にウ
ェル拡散層を有しており、このウェル拡散層を電荷を吸
収する電位の電源に接続した保護素子を有する半導体素
子を得る。
〔実施例〕
次に、図面を参照して本発明をより詳細に説明する。
第１図は本発明の一実施例の断面図である。
基板１はＰ型半導体である。端子２は信号の入出力端子
でＩＣ内部回路に接続されるとともにＮ型半導体領域３
と接続されている。Ｎ型半導体領域３の周囲には低電位
電源に接続されたＰ型の基板コンタクト拡散領域４を配
置する。
さらに基板コンタクト領域４の周囲にはＮウェル領域５
を配置する。Ｎウェル領域５の内部にはウェルコンタク
ト領域６を有し、このウェルコンタクト領域６は高電位
電源端子７に接続されている。
Ｎ型半導体領域３と、基板コンタクト拡散領域４は入出
力端子２に加えられた、負の過電圧に対して内部回路を
保護するためのクランプダイオードを形成している。こ
のダイオードが順方向となるバイアス状態では、Ｎ型半
導体領域３より注入された電子の大部分は基板コンタク
ト拡散領域４から注入されたホールと再結合するが、一
部分は少数キャリヤとなって基板中をドリフトする。Ｎ
ウェル領域５はこの少数キャリアを吸収する。
本発明者の実験では、Ｎウェル領域５及びウェルコンタ
クト領域６が無い場合、入出力端子２に一１ｍＡ流した
状態で、約７００μｍ離れた隣接回路に２．３μＡのリ
ーク電流が生じた。これにＮウェル領域５及びウェルコ
ンタクト領域６を付加するとリーク電流が１５ｎＡに低
減した。
第２図は本発明の他の実施例の断面図である。
この実施例は、第１図の一実施例と同一の半導体構造を
有するが、この一実施例とは回路接続が異なり、Ｎウェ
ル領域１２に設けられたウェルコンタクト領域１３は基
板コンタクト領域１１とともに低電位電源に接続されて
いる。Ｎ型領域１０に入出力端子９が接続されている。
この第２図の実施例では、入出力端子９とウェルコンタ
クト１３の間の電位差が小さく過電圧入力時の電力損失
を低減できる利点がある。
〔発明の効果〕
以上説明したように、本発明は入出力端子の保護回路の
最外側にウェル領域を配置する事により、過大入力信号
、ノイズ等が印加された時に、この影響が隣接の回路に
及ぶ事を防止できる効果がある。
１３・・・・・・ウェルコンタクト領域。

Claims (1)

    【特許請求の範囲】
  1. 一導電型の半導体基板と他の導電型のウェルとを含んで
    構成される半導体集積回路において、前記半導体基板内
    に形成された前記他の導電型の半導体領域と、該他の導
    電型の半導体領域の周囲に形成された前記一導電型の半
    導体領域と、該一導電型の半導体領域の周囲に形成され
    た前記他の導電型の保護用ウェル領域とを有し、前記他
    の導電型の半導体領域は外部信号入出力用端子に接続さ
    れ、前記一導電型の半導体領域は前記他の導電型の電荷
    を吸収する電位の電源に接続され、また前記保護用ウェ
    ル領域には電源電位の一方が与えられている事を特徴と
    する保護素子を有する半導体集積回路。
JP63289432A 1988-11-15 1988-11-15 保護素子を有する半導体集積回路 Pending JPH02134864A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04350974A (ja) * 1991-05-29 1992-12-04 Nec Corp 半導体装置
JP2010075100A (ja) * 2008-09-26 2010-04-08 Globeride Inc 魚釣用スピニングリール

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6132566A (ja) * 1984-07-18 1986-02-15 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 半導体デバイスの過電圧保護構造
JPS61156856A (ja) * 1984-12-28 1986-07-16 Toshiba Corp 半導体装置

Patent Citations (2)

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