JPS6159766A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6159766A JPS6159766A JP17932784A JP17932784A JPS6159766A JP S6159766 A JPS6159766 A JP S6159766A JP 17932784 A JP17932784 A JP 17932784A JP 17932784 A JP17932784 A JP 17932784A JP S6159766 A JPS6159766 A JP S6159766A
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- 239000004065 semiconductor Substances 0.000 title claims description 20
- 230000015556 catabolic process Effects 0.000 claims abstract description 20
- 230000002265 prevention Effects 0.000 claims description 16
- 230000003449 preventive effect Effects 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 9
- 230000005611 electricity Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000006378 damage Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
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- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は過電圧が印加される可能性のある半導体回路に
過電圧破壊防止素子を付加した半導体装置に関する。
過電圧破壊防止素子を付加した半導体装置に関する。
従来の半導体回路では、特開昭５６−７９４６３の例で
見られるようにトランジスタと抵抗で形成されておシ、
本発明よシ構造が複雑である。
見られるようにトランジスタと抵抗で形成されておシ、
本発明よシ構造が複雑である。
従りて、従来の過電圧破壊防止素子には、構造が複雑な
為、配線及び拡散工程の欠陥等の影響を受は易く、不良
率が高くしかも特性のバラツキが大きいという問題があ
る。
為、配線及び拡散工程の欠陥等の影響を受は易く、不良
率が高くしかも特性のバラツキが大きいという問題があ
る。
過電圧破壊防止素子を半導体回路に付加しないと、半導
体回路の外部入力端子と電源線との間、あるいは外部入
力端子と接地線との間に、静電気や雷等の影響で過電圧
が印加されると、内部の素子が破壊されるという問題が
ある。
体回路の外部入力端子と電源線との間、あるいは外部入
力端子と接地線との間に、静電気や雷等の影響で過電圧
が印加されると、内部の素子が破壊されるという問題が
ある。
上記の問題点を解決するために、本発明にょシ提供され
るものは、外部端子と電源線とを有する半導体回路と、
ＰＮＰ トランジスタからなる過電圧破壊防止素子とを
具備し、ＰＮＰ トランジスタのエミッタを外部端子に
接続し、コレクタを電源線に接続し、ベースをオープン
にしたことを特徴とする半導体装置である。
るものは、外部端子と電源線とを有する半導体回路と、
ＰＮＰ トランジスタからなる過電圧破壊防止素子とを
具備し、ＰＮＰ トランジスタのエミッタを外部端子に
接続し、コレクタを電源線に接続し、ベースをオープン
にしたことを特徴とする半導体装置である。
上記電源線は正電圧、負電圧、又は接地電圧のいずれの
電源線であってもよい。
電源線であってもよい。
過電圧破壊防止素子としてのＰＮＰ トランジスタのベ
ースがオープンになっているので、過電圧が印加されな
い定常時にはＰＮＰ トランジスタに電流が流れないが
、入力端子に静電気等によフ過電圧が印加されると、ｐ
ＮＰ ）’ランジスタは導通し、過電圧電荷が入力端子
から電源線に放電するので過電圧が半導体回路の内部素
子に印加されない。
ースがオープンになっているので、過電圧が印加されな
い定常時にはＰＮＰ トランジスタに電流が流れないが
、入力端子に静電気等によフ過電圧が印加されると、ｐ
ＮＰ ）’ランジスタは導通し、過電圧電荷が入力端子
から電源線に放電するので過電圧が半導体回路の内部素
子に印加されない。
以下、本発明の実施例を図面によりて説明する。
第１図は本発明の一実施例による半導体装置の回路図で
ある。本実施例では、半導体回路の一例としてＴＴＬ
（Ｔｒａｎｓｉｓｔｏｒ Ｔｒａｎｓｌａｔｏｒ Ｌｏ
ｇｌｃ）回路を採用している。同図において、過電圧破
壊防止素子Ｐ１ ＊Ｐ１ ｃｐｓ及びＰ４がそれぞ
れ、入力端チェと電源ａＶｃｃとの間、入力端子Ｉと接
地線ＧＮＤとの間、出力端子０と電源線ｖＣＣとの間、
及び出力端子Ｏと接地線ＧＮＤとの間に接続されている
。各過電圧破壊防止素子はＰＮＰ トランジスタ自から
なっておシ、そのエミッタは入力端子Ｉ又は出力端子Ｏ
に接続され、コレクタは電源ａｖｃｃ又は接地線ＧＮＤ
に接続され、ベースはオープンと ゛なりている
。
ある。本実施例では、半導体回路の一例としてＴＴＬ
（Ｔｒａｎｓｉｓｔｏｒ Ｔｒａｎｓｌａｔｏｒ Ｌｏ
ｇｌｃ）回路を採用している。同図において、過電圧破
壊防止素子Ｐ１ ＊Ｐ１ ｃｐｓ及びＰ４がそれぞ
れ、入力端チェと電源ａＶｃｃとの間、入力端子Ｉと接
地線ＧＮＤとの間、出力端子０と電源線ｖＣＣとの間、
及び出力端子Ｏと接地線ＧＮＤとの間に接続されている
。各過電圧破壊防止素子はＰＮＰ トランジスタ自から
なっておシ、そのエミッタは入力端子Ｉ又は出力端子Ｏ
に接続され、コレクタは電源ａｖｃｃ又は接地線ＧＮＤ
に接続され、ベースはオープンと ゛なりている
。
入力端子Ｉ又は出力端子Ｏに静電気や雷等による急峻な
立上シで振幅の大きいパルスが印加されると、ＰＮＰ
トランジスタＱのエミ、ターベース間にベースをチャー
シア、グするための電流が流れ、これがＰＮＰ トラン
ジスタＱのベース電流となるので、ＰＮＰトランジスタ
Ｑはオンとなる。このＰＮＰトランジスタのオン電流に
よシ、入力端子Ｉ又は出力端子０上の過電圧の電荷は電
源線ＶＣＣ又は接地線ＧＮＤに放電されるので、ＴＴＬ
回路の内部素子、図においては、入力ダイオードＤ菫、
クラングダイオードＤ２ 、出力トランジスタＴ五等が
過電圧破壊から防止される・ なお、通常の使用状態では、゛入力端子Ｉ又は出力端子
Ｏと電源線ｖｃｃとの間に図示の如き過電圧破壊防止素
子Ｐ１＃Ｐ３を設ける迄もなく、過電圧の電荷は過電圧
破壊防止素子ｐ、、ｐ４を介して接地線ＧＮＤに放電さ
れるが、ＴＴＬ回路の製造中は接地線、電源線共に電気
的にフローティング状態にあるので、電源線ＶＣＣへの
放電も考慮して過電圧破壊防止素子Ｐｌ 、Ｐ３を設け
た。
立上シで振幅の大きいパルスが印加されると、ＰＮＰ
トランジスタＱのエミ、ターベース間にベースをチャー
シア、グするための電流が流れ、これがＰＮＰ トラン
ジスタＱのベース電流となるので、ＰＮＰトランジスタ
Ｑはオンとなる。このＰＮＰトランジスタのオン電流に
よシ、入力端子Ｉ又は出力端子０上の過電圧の電荷は電
源線ＶＣＣ又は接地線ＧＮＤに放電されるので、ＴＴＬ
回路の内部素子、図においては、入力ダイオードＤ菫、
クラングダイオードＤ２ 、出力トランジスタＴ五等が
過電圧破壊から防止される・ なお、通常の使用状態では、゛入力端子Ｉ又は出力端子
Ｏと電源線ｖｃｃとの間に図示の如き過電圧破壊防止素
子Ｐ１＃Ｐ３を設ける迄もなく、過電圧の電荷は過電圧
破壊防止素子ｐ、、ｐ４を介して接地線ＧＮＤに放電さ
れるが、ＴＴＬ回路の製造中は接地線、電源線共に電気
的にフローティング状態にあるので、電源線ＶＣＣへの
放電も考慮して過電圧破壊防止素子Ｐｌ 、Ｐ３を設け
た。
π２図は第１図の回路中のＰＮＰ トランジスタＱの１
つの断面構造の１例を示す図である。８２図において、
濃度がＰ″″のＰ形基板１上に濃度ｎ？）エピタキシャ
ル層２が形成されておシ、エピタキシャル后２内に濃度
Ｐ の拡散層３が形成されており、エピタキシャル層２
は濃度Ｐの分離領域４によって他の素子と分離されてい
る。エピタキシャル層２はＰＮＰ トランジスタのベー
ス領域であシ、Ｐ＋拡散層３はエミッタ領域Ｐ＋分離領
域はコレクタ領域である。分離領域４はＰ−形基板１を
介して接地されているので、第３図の構造は第１図の素
子Ｐ２及びＰ４にのみ適用可能である。
つの断面構造の１例を示す図である。８２図において、
濃度がＰ″″のＰ形基板１上に濃度ｎ？）エピタキシャ
ル層２が形成されておシ、エピタキシャル后２内に濃度
Ｐ の拡散層３が形成されており、エピタキシャル層２
は濃度Ｐの分離領域４によって他の素子と分離されてい
る。エピタキシャル層２はＰＮＰ トランジスタのベー
ス領域であシ、Ｐ＋拡散層３はエミッタ領域Ｐ＋分離領
域はコレクタ領域である。分離領域４はＰ−形基板１を
介して接地されているので、第３図の構造は第１図の素
子Ｐ２及びＰ４にのみ適用可能である。
′ｌＸ３図は第１図の素子Ｐ１及びＰ３に適用可能な素
子の断面構造を示す図である。第３図においては、エピ
タキシャル層２内に針形拡散層３１及び３２が設けられ
ておシ、他の構造は第２因と同様である。第３図の構造
にすれば、ＰＮＰ トランジスタのエミッタ領域が針形
拡散領域３１、コレクタ領域がｆ形拡散領域３３となシ
、接地されている基板とコレクタ領域が電気的に分離さ
れているので、コレクタを電源線ＶＣＣに接続できる。
子の断面構造を示す図である。第３図においては、エピ
タキシャル層２内に針形拡散層３１及び３２が設けられ
ておシ、他の構造は第２因と同様である。第３図の構造
にすれば、ＰＮＰ トランジスタのエミッタ領域が針形
拡散領域３１、コレクタ領域がｆ形拡散領域３３となシ
、接地されている基板とコレクタ領域が電気的に分離さ
れているので、コレクタを電源線ＶＣＣに接続できる。
第４図は本発明の他の実施例による通電破壊防止素子と
してのＰＮＰ トランジスタの回路図である。
してのＰＮＰ トランジスタの回路図である。
第４図においては、マルチフレクタＰＮＰトランジスタ
Ｑｌが採用されておシ、これが第１図の過電圧破壊防止
素子Ｐ１〜Ｐ４の替シに用いられ得る。
Ｑｌが採用されておシ、これが第１図の過電圧破壊防止
素子Ｐ１〜Ｐ４の替シに用いられ得る。
第５図は第４図の素子の断面構造を示す図である０第５
図においては、エピタキシャルＩ？１２内に針形拡散層
３４及び３５を設けてあシ、他の構造は第２図と同様で
ある。第５図の構造によ）、ＰＮＰ トランジスタＱｓ
の第１コレクタは針形分離領域４及びＰ−形基板を介
して接地され、−形拡散層３４はエミッタ領域とな）、
Ｐ＋形拡散４３５は７ｉＸ２コレクタ領域となシ、ｎ−
形エピタキシャル層２はベース領域となる。
図においては、エピタキシャルＩ？１２内に針形拡散層
３４及び３５を設けてあシ、他の構造は第２図と同様で
ある。第５図の構造によ）、ＰＮＰ トランジスタＱｓ
の第１コレクタは針形分離領域４及びＰ−形基板を介
して接地され、−形拡散層３４はエミッタ領域とな）、
Ｐ＋形拡散４３５は７ｉＸ２コレクタ領域となシ、ｎ−
形エピタキシャル層２はベース領域となる。
第２図、第３図及び＠５図に示した断面構造から明らか
なように、ＰＮＰ トランジスタＱ及びＱｌは動作上、
エミッタがコレクタとして動作し、コレクタがエミッタ
として動作することも可能である。従って、第１図及び
第４図に示したＰＮＰ トランジスタＱ及びＱｌのコレ
クタをエミッタと表示し、エミッタをコレクタと表示し
ても、本発明の範囲に含まれる。
なように、ＰＮＰ トランジスタＱ及びＱｌは動作上、
エミッタがコレクタとして動作し、コレクタがエミッタ
として動作することも可能である。従って、第１図及び
第４図に示したＰＮＰ トランジスタＱ及びＱｌのコレ
クタをエミッタと表示し、エミッタをコレクタと表示し
ても、本発明の範囲に含まれる。
以上説明したように、本発明によれば過電圧破壊防止素
子としてＰＮＰ トランジスタのベースをオーブンにし
たことにより、過電圧が印加されない定常時には過電圧
破壊防止素子に電流は流れないので、電力が無駄に消費
されないという効果が得られ、且つ、静電気等による過
電圧が半導体回路の外部端子に印加された場合は過電圧
を生ずる電荷が過電圧破壊防止素子を通って電源線又は
接地線に放電するので、半導体回路の内部素子の過電圧
による破壊を防止することができる。
子としてＰＮＰ トランジスタのベースをオーブンにし
たことにより、過電圧が印加されない定常時には過電圧
破壊防止素子に電流は流れないので、電力が無駄に消費
されないという効果が得られ、且つ、静電気等による過
電圧が半導体回路の外部端子に印加された場合は過電圧
を生ずる電荷が過電圧破壊防止素子を通って電源線又は
接地線に放電するので、半導体回路の内部素子の過電圧
による破壊を防止することができる。
なお、前述の実施例に訃いてはＴＴＬ回路を採用したが
、本発明はこれに限られず任意の半導体回路に適用可能
である。例えばＥＣＬ回路に適用する場合は、過電圧電
荷はＯｖの電源線及び負電圧の電源線に放電される。
、本発明はこれに限られず任意の半導体回路に適用可能
である。例えばＥＣＬ回路に適用する場合は、過電圧電
荷はＯｖの電源線及び負電圧の電源線に放電される。
第１図は本発明の一実施例による半導体装置の回路図、
第２図は第１図の回路中のＰＮＰ トランジスタの１つ
の断面構造の１例を示す図、第３図は第１図の回路中の
ＰＮＰ ）う／ノスタの１つの断面構造の他の１例を示
す図、第４図は本発明の他の実施例による過電圧破壊防
止素子としてのＰＮＰ トランジスタの回路図、第５図
は第４図の素子の断面構造を示す図である。 Ｑ・・・ＰＮＰ トランジスタ、■・・・入力端子、Ｏ
・・・出力端子、Ｐｇ ｅ ＰＨｒ Ｐ３ ＃ Ｐ
４・・・過電圧破壊防止素子、ＶＣＣ・・・電源線、Ｇ
ＮＤ−・・接地線。
第２図は第１図の回路中のＰＮＰ トランジスタの１つ
の断面構造の１例を示す図、第３図は第１図の回路中の
ＰＮＰ ）う／ノスタの１つの断面構造の他の１例を示
す図、第４図は本発明の他の実施例による過電圧破壊防
止素子としてのＰＮＰ トランジスタの回路図、第５図
は第４図の素子の断面構造を示す図である。 Ｑ・・・ＰＮＰ トランジスタ、■・・・入力端子、Ｏ
・・・出力端子、Ｐｇ ｅ ＰＨｒ Ｐ３ ＃ Ｐ
４・・・過電圧破壊防止素子、ＶＣＣ・・・電源線、Ｇ
ＮＤ−・・接地線。
Claims (4)
- １．外部端子と電源線とを有する半導体回路と、ＰＮＰ
トランジスタからなる過電圧破壊防止素子とを具備し、
該ＰＮＰトランジスタのエミッタを該外部端子に接続し
、該ＰＮＰトランジスタのコレクタを該電源線に接続し
、該ＰＮＰトランジスタのベースをオープンにしたこと
を特徴とする半導体装置。 - ２．前記電源線は正電圧電源線である特許請求の範囲第
１項記載の半導体装置。 - ３．前記電源線は接地線である特許請求の範囲第１項記
載の半導体装置。 - ４．前記電源線は負電圧電源線である特許請求の範囲第
１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59179327A JPH0656850B2 (ja) | 1984-08-30 | 1984-08-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59179327A JPH0656850B2 (ja) | 1984-08-30 | 1984-08-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6159766A true JPS6159766A (ja) | 1986-03-27 |
| JPH0656850B2 JPH0656850B2 (ja) | 1994-07-27 |
Family
ID=16063898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59179327A Expired - Fee Related JPH0656850B2 (ja) | 1984-08-30 | 1984-08-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0656850B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02119262A (ja) * | 1988-10-28 | 1990-05-07 | Toshiba Corp | 半導体装置 |
| JPH06188377A (ja) * | 1992-12-18 | 1994-07-08 | Matsushita Electric Ind Co Ltd | 入出力保護装置 |
| JPH07122715A (ja) * | 1994-04-27 | 1995-05-12 | Toshiba Corp | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5358777A (en) * | 1976-11-06 | 1978-05-26 | Mitsubishi Electric Corp | Semiconductor device |
| JPS5679463A (en) * | 1979-12-03 | 1981-06-30 | Matsushita Electronics Corp | Semiconductor integrated circuit |
| JPS58159370A (ja) * | 1982-03-18 | 1983-09-21 | Nec Corp | モノリシツク集積回路 |
-
1984
- 1984-08-30 JP JP59179327A patent/JPH0656850B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5358777A (en) * | 1976-11-06 | 1978-05-26 | Mitsubishi Electric Corp | Semiconductor device |
| JPS5679463A (en) * | 1979-12-03 | 1981-06-30 | Matsushita Electronics Corp | Semiconductor integrated circuit |
| JPS58159370A (ja) * | 1982-03-18 | 1983-09-21 | Nec Corp | モノリシツク集積回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02119262A (ja) * | 1988-10-28 | 1990-05-07 | Toshiba Corp | 半導体装置 |
| JPH06188377A (ja) * | 1992-12-18 | 1994-07-08 | Matsushita Electric Ind Co Ltd | 入出力保護装置 |
| JPH07122715A (ja) * | 1994-04-27 | 1995-05-12 | Toshiba Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0656850B2 (ja) | 1994-07-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |