JPS61295651A - 半導体入力保護装置 - Google Patents
半導体入力保護装置Info
- Publication number
- JPS61295651A JPS61295651A JP60139612A JP13961285A JPS61295651A JP S61295651 A JPS61295651 A JP S61295651A JP 60139612 A JP60139612 A JP 60139612A JP 13961285 A JP13961285 A JP 13961285A JP S61295651 A JPS61295651 A JP S61295651A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- junction
- external connection
- diffusion layers
- connection electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体入力保護装置に関し、特にサージパ
ルスによるＰ−Ｎ接合の破壊を防止する半導体入力保護
装置に関するものである。
ルスによるＰ−Ｎ接合の破壊を防止する半導体入力保護
装置に関するものである。
第７図および第８図は、従来の半導体装置を示す断面図
であり、図において、＋１１はＰ形半導体基板、（２）
はその上に形成された絶縁層、（３）は絶縁層（２）上
に形成された外部接続用電極である。また、半導体基板
（１）の表面がわにＮ１拡散層（４）が設けられており
、電極（３）とＮ゛拡散層（４）との接続をコンタクト
部分（５）によって行っている。
であり、図において、＋１１はＰ形半導体基板、（２）
はその上に形成された絶縁層、（３）は絶縁層（２）上
に形成された外部接続用電極である。また、半導体基板
（１）の表面がわにＮ１拡散層（４）が設けられており
、電極（３）とＮ゛拡散層（４）との接続をコンタクト
部分（５）によって行っている。
動作について説明する。外部から静電気によるサージパ
ルスが入ったときに、その静電パルスは外部接続用電極
（３）に伝わり、コンタクト部分（５）を介してＮ゛拡
散層（４）に伝わる。Ｎ゛拡散Ｒ（４）とＰ形半導体基
板（１１との間には、Ｐ−Ｎ接合が形成されている。Ｐ
−Ｎ接合では、Ｐ形に対してＮ形に正の電圧が印加され
たときにダイオードの逆方向特性を示し、ある一定電圧
までは電流がほとんど流れないが、その電圧値以上に電
圧が印加されると急激に電流が流れ始める（これをブレ
イクダウン電流という）、この電流によって、Ｐ−Ｎ接
合が破壊される。静電パルスが電極（３）に印加された
ときに、コンタクト部分（５）を介してＮ゛拡散層（４
）に伝わり、Ｐ−Ｎ接合のダイオード逆方向特性によっ
て基板（１１へ放電される。Ｎ１拡散層（４）は、それ
自体が抵抗となっているため、電荷自体は急には伝わら
ず、時間的に短い静電パルスにおいては、コンタクト部
分（５）のすぐ近くのＰ−Ｎ接合部分に最も強い電圧が
かかることになる。そのためコンタクト部分（５）のす
ぐ下側のＰ−Ｎ接合に破壊が生じることが多かった。
ルスが入ったときに、その静電パルスは外部接続用電極
（３）に伝わり、コンタクト部分（５）を介してＮ゛拡
散層（４）に伝わる。Ｎ゛拡散Ｒ（４）とＰ形半導体基
板（１１との間には、Ｐ−Ｎ接合が形成されている。Ｐ
−Ｎ接合では、Ｐ形に対してＮ形に正の電圧が印加され
たときにダイオードの逆方向特性を示し、ある一定電圧
までは電流がほとんど流れないが、その電圧値以上に電
圧が印加されると急激に電流が流れ始める（これをブレ
イクダウン電流という）、この電流によって、Ｐ−Ｎ接
合が破壊される。静電パルスが電極（３）に印加された
ときに、コンタクト部分（５）を介してＮ゛拡散層（４
）に伝わり、Ｐ−Ｎ接合のダイオード逆方向特性によっ
て基板（１１へ放電される。Ｎ１拡散層（４）は、それ
自体が抵抗となっているため、電荷自体は急には伝わら
ず、時間的に短い静電パルスにおいては、コンタクト部
分（５）のすぐ近くのＰ−Ｎ接合部分に最も強い電圧が
かかることになる。そのためコンタクト部分（５）のす
ぐ下側のＰ−Ｎ接合に破壊が生じることが多かった。
従来の半導体装置では、外部接続用電極（３）とＮ゛拡
散層（４）とのコンタクト部分（５）の面積が小さく、
外部から静電気によるサージパルスが入ったときに、電
流の集中が生じＰ−Ｎ接合が破壊されやすいという問題
点があった。
散層（４）とのコンタクト部分（５）の面積が小さく、
外部から静電気によるサージパルスが入ったときに、電
流の集中が生じＰ−Ｎ接合が破壊されやすいという問題
点があった。
また、レイアウト上の問題で、チップ面積の有効利用の
ためにコンタクト部分（５）をむやみに大きくすること
が困難であった。
ためにコンタクト部分（５）をむやみに大きくすること
が困難であった。
この発明は上記の問題点を解消するためになされたもの
で、静電気によるサージパルスが入ったときに、コンタ
クト部分とＮ゛拡散層での電流集中を防ぎ、Ｐ−Ｎ接合
の破壊を少なくすることを目的とする。
で、静電気によるサージパルスが入ったときに、コンタ
クト部分とＮ゛拡散層での電流集中を防ぎ、Ｐ−Ｎ接合
の破壊を少なくすることを目的とする。
こめ発明に係る半導体入力保護装置は、外部接続用電極
とＮ゛拡散層との接続において、ポリシリコン層を介し
た直接コンタクトを用い、電極周辺部にこの直接コンタ
クトを形成したものである。
とＮ゛拡散層との接続において、ポリシリコン層を介し
た直接コンタクトを用い、電極周辺部にこの直接コンタ
クトを形成したものである。
この発明における半導体入力保護装置は、外部接続用電
極とＮ゛拡散層とのコンタクトをポリシリコン層を介し
た直接コンタクトを用いて行うとともに、この直接コン
タクトを上記電極の下部に設けることによって接続面積
を容易に広く取ることを可能とし、外部から静電パルス
が入ったときに、Ｎ°拡散層と基板との間に形成される
Ｐ−Ｎ接合から基板側に流れる電流の電流密度を低減さ
せてＰ−Ｎ接合の破壊を防ぐ。
極とＮ゛拡散層とのコンタクトをポリシリコン層を介し
た直接コンタクトを用いて行うとともに、この直接コン
タクトを上記電極の下部に設けることによって接続面積
を容易に広く取ることを可能とし、外部から静電パルス
が入ったときに、Ｎ°拡散層と基板との間に形成される
Ｐ−Ｎ接合から基板側に流れる電流の電流密度を低減さ
せてＰ−Ｎ接合の破壊を防ぐ。
以下、この発明の一実施例を図について説明する。第１
図において、Ｐ形半導体基板（１１上に第１の導電層（
７）を介し、外部接続用電極（３）が形成されている。
図において、Ｐ形半導体基板（１１上に第１の導電層（
７）を介し、外部接続用電極（３）が形成されている。
電極（３）の四辺付近の半導体基板ｆｉ＋の表面部に内
部回路へ接続している感電層としてのＮ゛拡散層（４）
が形成されている。上記電極（３）と内部回路接続用の
Ｎ′″拡散層（４）とは、第１の導電層（７）を介して
直接コンタクト（６）で接続されている。直接コンタク
ト（６）は、電極（３）の四辺上に適当な間隔で配置さ
れている。
部回路へ接続している感電層としてのＮ゛拡散層（４）
が形成されている。上記電極（３）と内部回路接続用の
Ｎ′″拡散層（４）とは、第１の導電層（７）を介して
直接コンタクト（６）で接続されている。直接コンタク
ト（６）は、電極（３）の四辺上に適当な間隔で配置さ
れている。
外部より静電気によるサージパルスが入ったときに、外
部接続用電極（３）から第１の感電＠（７）に伝わり、
さらにＮ゛拡散層（４）に伝わる。その際、Ｎ゛拡散層
（４）とＰ形半導体基板（１１との間に形成されるＰ−
Ｎ接合におけるダイオードの逆方向特性によって、静電
パルスを基板＋１１に放電している。上記電極（３）を
、その周辺で第１の導電Ｎ（７）を介して広範囲にＮ９
拡散Ｎ（４）と接合させることによって、静電パルスが
広範囲に分散され、電流の集中が低減されてＰ−Ｎ接合
の破壊を抑えることができる。
部接続用電極（３）から第１の感電＠（７）に伝わり、
さらにＮ゛拡散層（４）に伝わる。その際、Ｎ゛拡散層
（４）とＰ形半導体基板（１１との間に形成されるＰ−
Ｎ接合におけるダイオードの逆方向特性によって、静電
パルスを基板＋１１に放電している。上記電極（３）を
、その周辺で第１の導電Ｎ（７）を介して広範囲にＮ９
拡散Ｎ（４）と接合させることによって、静電パルスが
広範囲に分散され、電流の集中が低減されてＰ−Ｎ接合
の破壊を抑えることができる。
また、上記電極（３）とＮ゛拡散層（４）が直接接続さ
れていないので、電極（３）が電流によって溶け、それ
がＮ゛拡散層（４）に流れ込むことによって生じるＰ−
Ｎ接合の破壊を防ぐことができる。
れていないので、電極（３）が電流によって溶け、それ
がＮ゛拡散層（４）に流れ込むことによって生じるＰ−
Ｎ接合の破壊を防ぐことができる。
上記半導体入力保護装置をダイナミックメモリに使用し
た場合、内部回路接続用導′ｒ４．層（４）がＮ゛拡散
層で形成され、第１の導電層（７）が、メモリセルのゲ
ートあるいはトランスファーゲートに使用するポリシリ
コン以外の第３ポリシリコンで形成されていてもよい。
た場合、内部回路接続用導′ｒ４．層（４）がＮ゛拡散
層で形成され、第１の導電層（７）が、メモリセルのゲ
ートあるいはトランスファーゲートに使用するポリシリ
コン以外の第３ポリシリコンで形成されていてもよい。
また、内部回路接続用導電Ｎ（４）をメモリセル部分に
使用する拡散層と同種の条件で形成した場合には、第１
の導電層（７）に第１ポリシリコン（メモリセルのゲー
トに使用）あるいは、第２ポリシリコン（トランスファ
ーゲートに使用）を使用してもよい。
使用する拡散層と同種の条件で形成した場合には、第１
の導電層（７）に第１ポリシリコン（メモリセルのゲー
トに使用）あるいは、第２ポリシリコン（トランスファ
ーゲートに使用）を使用してもよい。
第３図ないし第５図は、電極（３）とＮ゛拡散層（４）
のコンタクト、直接コンタクト（６）の場所を種々に変
えた場合の他の実施例である。第６図は、１８ｉｉを円
形にした場合の他の実施例である。
のコンタクト、直接コンタクト（６）の場所を種々に変
えた場合の他の実施例である。第６図は、１８ｉｉを円
形にした場合の他の実施例である。
以上のように、この発明によれば外部接続用の電極と内
部回路接続用の導電層との接続を広範囲にわたって行っ
ており、しかも、第１の導電層を介して行っているため
、半導体入力保護装置の面積を増加させずに、静電気に
よるサージパルスに対する耐圧を高める効果がある。
部回路接続用の導電層との接続を広範囲にわたって行っ
ており、しかも、第１の導電層を介して行っているため
、半導体入力保護装置の面積を増加させずに、静電気に
よるサージパルスに対する耐圧を高める効果がある。
第１図はこの発明の一実施例を示す半導体入力保護装置
の平面図、第２図はそのｎ−ｎ間の断面図、第３図ない
し第５図は外部接続用電極と内部回路接続用導電層への
他の接続例をそれぞれ示す平面図、第６図は外部接続用
電極の他の形状例を示す平面図、第７図は従来の半導体
入力保護！置の平面図、第８図はその■−■間の断面図
である。 （１）は半導体基板、（２）は絶縁層、（３）は外部接
続用電極、（４）は内部回路接続用導電層、（５）はコ
ンタクト部分、（６）は直接コンタクト、（７）はポリ
シリコン層。 なお図中、同一符号は同一または相当部分を示す。
の平面図、第２図はそのｎ−ｎ間の断面図、第３図ない
し第５図は外部接続用電極と内部回路接続用導電層への
他の接続例をそれぞれ示す平面図、第６図は外部接続用
電極の他の形状例を示す平面図、第７図は従来の半導体
入力保護！置の平面図、第８図はその■−■間の断面図
である。 （１）は半導体基板、（２）は絶縁層、（３）は外部接
続用電極、（４）は内部回路接続用導電層、（５）はコ
ンタクト部分、（６）は直接コンタクト、（７）はポリ
シリコン層。 なお図中、同一符号は同一または相当部分を示す。
Claims (4)
- （１）半導体基板上に絶縁層を介して形成された外部接
続用電極と、この外部接続用電極の周辺部の上記半導体
基板の表面がわに形成された内部回路接続用導電層と、
上記外部接続用電極の周辺部に形成されていてこの外部
接続用電極と上記内部回路接続用導電層とを電気的に接
続する接続部分とを備えることを特徴とする半導体入力
保護装置。 - （２）上記接続部分が直接コンタクトで形成されている
ことを特徴とする特許請求の範囲第１項記載の半導体入
力保護装置。 - （３）上記直接コンタクトの形成領域が上記外部接続用
電極の四辺中の少なくとも一辺がわに設けられているこ
とを特徴とする特許請求の範囲第１項記載の半導体入力
保護装置。 - （４）上記外部接続用電極の形状が円形で、この外部接
続用電極と上記内部回路接続用導電層との接続部分が上
記外部接続用電極の周辺部分に形成されていることを特
徴とする特許請求の範囲第１項記載の半導体入力保護装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60139612A JPS61295651A (ja) | 1985-06-24 | 1985-06-24 | 半導体入力保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60139612A JPS61295651A (ja) | 1985-06-24 | 1985-06-24 | 半導体入力保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61295651A true JPS61295651A (ja) | 1986-12-26 |
Family
ID=15249342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60139612A Pending JPS61295651A (ja) | 1985-06-24 | 1985-06-24 | 半導体入力保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61295651A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01262654A (ja) * | 1988-04-14 | 1989-10-19 | Toshiba Corp | 半導体装置 |
| JPH02501696A (ja) * | 1987-10-19 | 1990-06-07 | ユニシス・コーポレーション | 電界混雑を用いる仮想ｅｓｄ保護回路 |
| JPH04145658A (ja) * | 1990-10-08 | 1992-05-19 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JP2001358302A (ja) * | 2000-06-14 | 2001-12-26 | Nec Microsystems Ltd | 半導体装置 |
-
1985
- 1985-06-24 JP JP60139612A patent/JPS61295651A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02501696A (ja) * | 1987-10-19 | 1990-06-07 | ユニシス・コーポレーション | 電界混雑を用いる仮想ｅｓｄ保護回路 |
| JPH0553304B2 (ja) * | 1987-10-19 | 1993-08-09 | Unisys Corp | |
| JPH01262654A (ja) * | 1988-04-14 | 1989-10-19 | Toshiba Corp | 半導体装置 |
| JPH0553303B2 (ja) * | 1988-04-14 | 1993-08-09 | Tokyo Shibaura Electric Co | |
| JPH04145658A (ja) * | 1990-10-08 | 1992-05-19 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JP2001358302A (ja) * | 2000-06-14 | 2001-12-26 | Nec Microsystems Ltd | 半導体装置 |
| JP4746734B2 (ja) * | 2000-06-14 | 2011-08-10 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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