JPS6010653A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6010653A JPS6010653A JP58116954A JP11695483A JPS6010653A JP S6010653 A JPS6010653 A JP S6010653A JP 58116954 A JP58116954 A JP 58116954A JP 11695483 A JP11695483 A JP 11695483A JP S6010653 A JPS6010653 A JP S6010653A
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- Japan
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- diode
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- schottky barrier
- circuit
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 230000004888 barrier function Effects 0.000 claims abstract description 21
- 239000012535 impurity Substances 0.000 claims abstract description 20
- 239000002184 metal Substances 0.000 claims abstract description 18
- 230000015556 catabolic process Effects 0.000 claims abstract description 17
- 238000009792 diffusion process Methods 0.000 abstract description 13
- 230000005611 electricity Effects 0.000 abstract description 6
- 230000003068 static effect Effects 0.000 abstract description 6
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- 238000010586 diagram Methods 0.000 description 2
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- 239000000463 material Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00307—Modifications for increasing the reliability for protection in bipolar transistor circuits
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- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、半導体装置に関し、特に外部端子に印加され
る静電気に対する破壊耐力を向上させた半導体装置に関
する。
る静電気に対する破壊耐力を向上させた半導体装置に関
する。
従来技術と問題点
第１図は、従来形のＴＴＬ型集積回路に用いられている
入力保護回路の回路パターンを示す。同図において、１
は例えばＮ型拡散層であ１６ｐ型基板２上に形成されて
いる。３は、Ｎ型拡散層１を図示しない外部端子に接続
するためのコンタクト部、４は金属配線であＱ電極窓５
においてＮ型拡散層１と接合されてショットキーバリア
ダイオードを形成している。６は１図示しない内部回路
に接続される金属配線であり、電極窓７においてＮ型拡
散層１と接合してショットキーバリアダイオードを形成
している。金属配線４はＰ型基板２と電気的に接続され
ている。
入力保護回路の回路パターンを示す。同図において、１
は例えばＮ型拡散層であ１６ｐ型基板２上に形成されて
いる。３は、Ｎ型拡散層１を図示しない外部端子に接続
するためのコンタクト部、４は金属配線であＱ電極窓５
においてＮ型拡散層１と接合されてショットキーバリア
ダイオードを形成している。６は１図示しない内部回路
に接続される金属配線であり、電極窓７においてＮ型拡
散層１と接合してショットキーバリアダイオードを形成
している。金属配線４はＰ型基板２と電気的に接続され
ている。
第２図は、第１図の装置の等価回路を示す。第２図にお
いて、１点鎖線で囲まれた回路が入力回路であシ、第１
図の装置罠対応する。ショットキーバリアダイオードＤ
１は、第１図における金属配線４とＮ型拡散層１とに・
よって形成され、ショットキーバリアダイオードＤ２は
金属配線６およびＮ型拡散層１によって形成される。各
ショットキーバリアダイオードＤ１およびＤ２の共通カ
ソードずなわちＮ型拡散層１は外部附子ＩＮに接続され
ている。また、シ百ットキーノくリアダイオードＤ２の
アノードはトランジスタＱ１のベースに接続されている
。該トランジスタＱ１および抵抗Ｒ１，Ｒ２等はＴＴＬ
回路を構成する素子である。
いて、１点鎖線で囲まれた回路が入力回路であシ、第１
図の装置罠対応する。ショットキーバリアダイオードＤ
１は、第１図における金属配線４とＮ型拡散層１とに・
よって形成され、ショットキーバリアダイオードＤ２は
金属配線６およびＮ型拡散層１によって形成される。各
ショットキーバリアダイオードＤ１およびＤ２の共通カ
ソードずなわちＮ型拡散層１は外部附子ＩＮに接続され
ている。また、シ百ットキーノくリアダイオードＤ２の
アノードはトランジスタＱ１のベースに接続されている
。該トランジスタＱ１および抵抗Ｒ１，Ｒ２等はＴＴＬ
回路を構成する素子である。
第２図において、入力端子ＩＮＫ電源電圧■ＣＣ程度の
レベルの正電圧が印加された場合には、各ショットキー
バリアダイオードＤ１およびＤ２が共にオフとなりトラ
ンジスタＱ１のベース電圧は抵抗Ｒ１によって高レベル
とされる。また、入力端子ＩＮの電圧が０ボルトの場合
は、ダイオードＤ２がオンとカリ、トランジスタＱ１の
ベース電圧をほぼＯボルトに引下げる。このようにして
。
レベルの正電圧が印加された場合には、各ショットキー
バリアダイオードＤ１およびＤ２が共にオフとなりトラ
ンジスタＱ１のベース電圧は抵抗Ｒ１によって高レベル
とされる。また、入力端子ＩＮの電圧が０ボルトの場合
は、ダイオードＤ２がオンとカリ、トランジスタＱ１の
ベース電圧をほぼＯボルトに引下げる。このようにして
。
入力端子ＩＮの電圧がＯボルトないし■ＣＣ程度の場合
は入力端子ＩＮの電圧がほぼそのままトランジスタＱ１
のペースに入力され、ＴＴＬ回路は通常の論理動作を行
なう。これに対して、入力端子ＩＮに例えばノイズ等に
よシ負電圧が印加された場合には、ショットキーバリア
ダイオードＤ１がオンとなり入力端子ＩＮの電圧がグラ
ンド電位からショットキーバリアダイオードＤ１の順方
向電圧（０，３ないし０．４Ｖ程度）以上低くならない
ようにされ内部回路が保護される。また、入力端子ＩＮ
に例えば静電気等により高い正電圧が印加された場合に
はショットキーバリアダイオードＤ１がブレークダウン
を起こし内部回路に高電圧が印加されることを防止して
該内部回路を保護する。
は入力端子ＩＮの電圧がほぼそのままトランジスタＱ１
のペースに入力され、ＴＴＬ回路は通常の論理動作を行
なう。これに対して、入力端子ＩＮに例えばノイズ等に
よシ負電圧が印加された場合には、ショットキーバリア
ダイオードＤ１がオンとなり入力端子ＩＮの電圧がグラ
ンド電位からショットキーバリアダイオードＤ１の順方
向電圧（０，３ないし０．４Ｖ程度）以上低くならない
ようにされ内部回路が保護される。また、入力端子ＩＮ
に例えば静電気等により高い正電圧が印加された場合に
はショットキーバリアダイオードＤ１がブレークダウン
を起こし内部回路に高電圧が印加されることを防止して
該内部回路を保護する。
しかしながら、前述の従来形の半導体装置においては、
入力端子ＩＮに高い正電圧が印加された場合には、ショ
ットキーバリアダイオードＤ１を流れる過大電流により
往々にして該ダイオードＤ１が破壊されショート状態に
なるという不都合があった。
入力端子ＩＮに高い正電圧が印加された場合には、ショ
ットキーバリアダイオードＤ１を流れる過大電流により
往々にして該ダイオードＤ１が破壊されショート状態に
なるという不都合があった。
そして、このようなショート状態は、第３図に示すよう
に、ショットキーバリアダイオードＤ１を流れる過大電
流により金属配線４からＮ型エピタキシャル層１内に配
線金属がもぐり込み、同図破線で示されるように金属配
線４と入力コンタク 汽ト３との間に短絡配線部８が形
成されることによって生ずるものと考えられる。
に、ショットキーバリアダイオードＤ１を流れる過大電
流により金属配線４からＮ型エピタキシャル層１内に配
線金属がもぐり込み、同図破線で示されるように金属配
線４と入力コンタク 汽ト３との間に短絡配線部８が形
成されることによって生ずるものと考えられる。
発明の目的
したがって１本発明の目的は、前述の従来形における問
題点に鑑み、半導体装置において、入力端子とグランド
間に設けられたシロットキーダイオードと並列に逆耐圧
の低いＰＮ接合を形成するという構想に基づき、静電気
破壊耐力を向上させ。
題点に鑑み、半導体装置において、入力端子とグランド
間に設けられたシロットキーダイオードと並列に逆耐圧
の低いＰＮ接合を形成するという構想に基づき、静電気
破壊耐力を向上させ。
半導体装置の信頼性を向上することにある。
発明の構成
そしてこの目的は１本発明によれば、−導電型の半導体
層に形成され、外部端子に接続される反対導電型の第１
不純物領域と、該第１不純物領域と接触する金属層を有
するショットキーバリアダイオードと、該第１不純物領
域を横切り該半導体層に接続される一導電型の第２不純
物領域を有するＰＮ接合ダイオードを備え、該ＰＮ接合
ダイオードの逆耐圧は該ショットキーバリアダイオード
の逆耐圧以下であることを特徴とする半導体装置を提供
することによって達成される。
層に形成され、外部端子に接続される反対導電型の第１
不純物領域と、該第１不純物領域と接触する金属層を有
するショットキーバリアダイオードと、該第１不純物領
域を横切り該半導体層に接続される一導電型の第２不純
物領域を有するＰＮ接合ダイオードを備え、該ＰＮ接合
ダイオードの逆耐圧は該ショットキーバリアダイオード
の逆耐圧以下であることを特徴とする半導体装置を提供
することによって達成される。
発明の実施例
以下２図面によシ本発明の詳細な説明する。
第４図は１本発明の１実施例に係わる半導体装置の入力
回路の構造を示す。第４図の装置が第１図の装置と異な
る点は、第４図の装置においてはＮ型エピタキシャル層
１上に例えば不純物拡散によりＰ型頭域９が形成されて
いる点である。その他の部分は第１図の装置と同じであ
り同一参照数字で示されている。ただし、Ｐ型頭域９は
例えばＰ型基板２等よシネ細物拡散濃度を大きくしであ
る。Ｐ型頭域９の不純物拡散濃度を高くすることによシ
、該Ｐ型領域９とＮ型エピタキシャル層１との間に形成
されるＰＮ接合の逆耐圧を金属配線４とＮ型エピタキシ
ャル層１とによって形成されるショットキーバリアダイ
オードＤ１の逆耐圧よυも低くすることができる。
回路の構造を示す。第４図の装置が第１図の装置と異な
る点は、第４図の装置においてはＮ型エピタキシャル層
１上に例えば不純物拡散によりＰ型頭域９が形成されて
いる点である。その他の部分は第１図の装置と同じであ
り同一参照数字で示されている。ただし、Ｐ型頭域９は
例えばＰ型基板２等よシネ細物拡散濃度を大きくしであ
る。Ｐ型頭域９の不純物拡散濃度を高くすることによシ
、該Ｐ型領域９とＮ型エピタキシャル層１との間に形成
されるＰＮ接合の逆耐圧を金属配線４とＮ型エピタキシ
ャル層１とによって形成されるショットキーバリアダイ
オードＤ１の逆耐圧よυも低くすることができる。
第５図は、第４図の装置の等節回路を示す。同図の回路
においては、ショットキーバリアダイオードＤ１と並列
にＰＮダイオードＤ３が設けられている。ダイオードＤ
３は、第４図のＰ型頭域９とＮ型エピタキシャル層１と
のＰＮ接合によって形成されたものであり、金属配線の
ないＰＮ接合によって形成されている。
においては、ショットキーバリアダイオードＤ１と並列
にＰＮダイオードＤ３が設けられている。ダイオードＤ
３は、第４図のＰ型頭域９とＮ型エピタキシャル層１と
のＰＮ接合によって形成されたものであり、金属配線の
ないＰＮ接合によって形成されている。
第５図の回路においては、入力端子ＩＮに０な□ いし
Ｖｃｃの電圧が印加される通常動作時、および入力焔子
ＩＮに負電圧に印加される場合には第２図の回路と同じ
動作が行なわれる。これに対して。
Ｖｃｃの電圧が印加される通常動作時、および入力焔子
ＩＮに負電圧に印加される場合には第２図の回路と同じ
動作が行なわれる。これに対して。
入力端子ＩＮに静電気等による正の高電圧が印加された
場合には、ダイオードＤ３の逆耐圧がツェナーダイオー
ドＤ１の逆耐圧より低いから、該ダイオードＤ３がブレ
ークダウンをおこし静電気による破壊電流の電流経路を
形成する。これにより。
場合には、ダイオードＤ３の逆耐圧がツェナーダイオー
ドＤ１の逆耐圧より低いから、該ダイオードＤ３がブレ
ークダウンをおこし静電気による破壊電流の電流経路を
形成する。これにより。
ショットキーバリアダイオードＤ１およびＤ２等の破壊
が防止される。この場合、ダイオードＤ３には金属配線
が用いられていないから過大電流が流れても配線金属に
よるショート不良を生ずることがなく、入力端子ＩＮの
高電圧が除去されれば再びカットオフ状態となる。
が防止される。この場合、ダイオードＤ３には金属配線
が用いられていないから過大電流が流れても配線金属に
よるショート不良を生ずることがなく、入力端子ＩＮの
高電圧が除去されれば再びカットオフ状態となる。
なお、第４図の構造において、Ｐ型領域９は金属配線４
とＮ型エピタキシャル層１とによって形成されるショッ
トキーバリアダイオードと入力コンタクト３との間に形
成することにより入力端子ＩＮに印加された高電圧をよ
シ効果的に吸収することが可能になる。
とＮ型エピタキシャル層１とによって形成されるショッ
トキーバリアダイオードと入力コンタクト３との間に形
成することにより入力端子ＩＮに印加された高電圧をよ
シ効果的に吸収することが可能になる。
発明の効果
このように１本発明によれば、半導体装置の入力回路等
の静電気に対する破壊耐力を向上させることが可能にな
り、半導体装置の信頼性を向上させることかできる。
の静電気に対する破壊耐力を向上させることが可能にな
り、半導体装置の信頼性を向上させることかできる。
第１図は従来形の半導体装置の入力保護回路部の構造を
示す平面図、第２図は第１図の装置の等価回路を示す電
気回路図、第３図は第１図の装置におけるショート不良
状態を説明するための平面図、第４図は本発明の１実施
例に係わる半導体装置の入力保護回路部の構造を示す平
面図、そして第５図は第４図の装置の等価回路を示す電
気回路である。 １・・・Ｎ型エピタキシャル層。 ２・・・Ｐ型基板、 ３・・・入力コンタクト。 ４°°°金属２線・ ゛°゛°電極７・ １６・・・金
属配線、 ７・・・電極窓。 ８・・・ショート回路、９・・・Ｐ型拡散層。 Ｄｌ、Ｄ２・・・ショットキーバリアダイオード。 Ｄ３・・・ＰＮダイオード。 Ｒ１，Ｒ２・・・抵抗。 Ｑｌ・・・トランジスタ。 ＩＮ・・・入力端子。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第１図 第２図 り一一一一一一ヨ 第３図 第４図 第５図 手続補正書 昭和５９年７月朝日 特許庁長官 志 賀 学 殿 １、事件の表示 昭和５８年 特許願 第１１６９５４号２、発明の名称 半導体装置 ３、補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 （外３ 名） ５、補正の対象 （１）明細書の「特許請求の範囲」の欄（２）明細書の
「発明の詳細な説明」の欄６、補正の内容 （１）明細書の「特許請求の範囲」を別紙のとおり補正
する。 （２）明細書第５頁第９行から第１８行に「そしてこの
目的は、・・・・・・・・・達成される。」とあるのを
「そしてこの目的は、本発明によれば、−導電型の半導
体層に形成され、外部端子に接続される反対導電型の島
状の第１不純物領域と、該第１不純物領域と接触する電
極層を有するダイオードと、前記外部端子との接続部と
ダイオードとの間で該第１不純物領域を横切り該半導体
層に達する一導電型の第２不純物領域を有するＰＮ接合
ダイオードを備え、該ＰＮ接合ダイオードの逆耐圧は該
ダイオードの逆耐圧以下であることを特徴とする半導体
装置を提供することによって達成される。」と補正する
。 Ｚ 添付四類の目録 補正特許請求の範囲 １通 ２、特ｉｆＦ請求の範囲 １、−導電型の半導体層に形成され、外部端子に接続さ
れる反対導電型の島状の第１不純物領域と、該第１不純
物領域と接触する電極層を有するダイオードと、前記外
部端子との接続部とダイオードとの間で該第１不純物領
域を横切り該半導体層に達する一導電型の第２不純物領
域を有するＰＮ接合ダイオードを備え、該ＰＭ接合ダイ
オードの逆耐圧は該ダイオードの逆耐圧以下であること
を特徴とする半導体装置。
示す平面図、第２図は第１図の装置の等価回路を示す電
気回路図、第３図は第１図の装置におけるショート不良
状態を説明するための平面図、第４図は本発明の１実施
例に係わる半導体装置の入力保護回路部の構造を示す平
面図、そして第５図は第４図の装置の等価回路を示す電
気回路である。 １・・・Ｎ型エピタキシャル層。 ２・・・Ｐ型基板、 ３・・・入力コンタクト。 ４°°°金属２線・ ゛°゛°電極７・ １６・・・金
属配線、 ７・・・電極窓。 ８・・・ショート回路、９・・・Ｐ型拡散層。 Ｄｌ、Ｄ２・・・ショットキーバリアダイオード。 Ｄ３・・・ＰＮダイオード。 Ｒ１，Ｒ２・・・抵抗。 Ｑｌ・・・トランジスタ。 ＩＮ・・・入力端子。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第１図 第２図 り一一一一一一ヨ 第３図 第４図 第５図 手続補正書 昭和５９年７月朝日 特許庁長官 志 賀 学 殿 １、事件の表示 昭和５８年 特許願 第１１６９５４号２、発明の名称 半導体装置 ３、補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 （外３ 名） ５、補正の対象 （１）明細書の「特許請求の範囲」の欄（２）明細書の
「発明の詳細な説明」の欄６、補正の内容 （１）明細書の「特許請求の範囲」を別紙のとおり補正
する。 （２）明細書第５頁第９行から第１８行に「そしてこの
目的は、・・・・・・・・・達成される。」とあるのを
「そしてこの目的は、本発明によれば、−導電型の半導
体層に形成され、外部端子に接続される反対導電型の島
状の第１不純物領域と、該第１不純物領域と接触する電
極層を有するダイオードと、前記外部端子との接続部と
ダイオードとの間で該第１不純物領域を横切り該半導体
層に達する一導電型の第２不純物領域を有するＰＮ接合
ダイオードを備え、該ＰＮ接合ダイオードの逆耐圧は該
ダイオードの逆耐圧以下であることを特徴とする半導体
装置を提供することによって達成される。」と補正する
。 Ｚ 添付四類の目録 補正特許請求の範囲 １通 ２、特ｉｆＦ請求の範囲 １、−導電型の半導体層に形成され、外部端子に接続さ
れる反対導電型の島状の第１不純物領域と、該第１不純
物領域と接触する電極層を有するダイオードと、前記外
部端子との接続部とダイオードとの間で該第１不純物領
域を横切り該半導体層に達する一導電型の第２不純物領
域を有するＰＮ接合ダイオードを備え、該ＰＭ接合ダイ
オードの逆耐圧は該ダイオードの逆耐圧以下であること
を特徴とする半導体装置。
Claims (1)
- １、−導電型の半導体層に形成され、外部端子に接続さ
れる反対導電型の第１不純物領域と、該第１不純物領域
と接触する金属層を有するショットキーバリアダイオー
ドと、該第１不純物領域を横切シ該半導体層に接続され
る一導電型の第２不純物領域を有するＰＮ接合ダイオー
ドを備え、該ＰＮ接合ダイオードの逆耐圧は該ショット
キーバリアダイオードの逆耐圧以下であることを特徴と
する半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58116954A JPS6010653A (ja) | 1983-06-30 | 1983-06-30 | 半導体装置 |
| EP84304170A EP0130737B1 (en) | 1983-06-30 | 1984-06-20 | Semiconductor device having input protection circuit |
| DE8484304170T DE3466618D1 (en) | 1983-06-30 | 1984-06-20 | Semiconductor device having input protection circuit |
| KR1019840003790A KR850000805A (ko) | 1983-06-30 | 1984-06-30 | 받도체장치 |
| US06/921,811 US4680600A (en) | 1983-06-30 | 1986-10-21 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58116954A JPS6010653A (ja) | 1983-06-30 | 1983-06-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6010653A true JPS6010653A (ja) | 1985-01-19 |
Family
ID=14699842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58116954A Pending JPS6010653A (ja) | 1983-06-30 | 1983-06-30 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4680600A (ja) |
| EP (1) | EP0130737B1 (ja) |
| JP (1) | JPS6010653A (ja) |
| KR (1) | KR850000805A (ja) |
| DE (1) | DE3466618D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7470958B2 (en) | 2005-07-28 | 2008-12-30 | Panasonic Corporation | Semiconductor device |
| US7553747B2 (en) | 2005-08-05 | 2009-06-30 | Panasonic Corporation | Schottky diode having a nitride semiconductor material and method for fabricating the same |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4695622B2 (ja) * | 2007-05-02 | 2011-06-08 | 株式会社東芝 | 半導体装置 |
| GB2460026B (en) * | 2008-05-12 | 2012-03-07 | Alan John Jones | Passive pulse splitter for pulsing utility meters or other meters |
| US20230078017A1 (en) * | 2021-09-16 | 2023-03-16 | Wolfspeed, Inc. | Semiconductor device incorporating a substrate recess |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4110775A (en) * | 1976-08-23 | 1978-08-29 | Festa Thomas A | Schottky diode with voltage limiting guard band |
| JPS5499580A (en) * | 1977-12-27 | 1979-08-06 | Nec Corp | Semiconductor integrated circuit device |
| JPS5574059U (ja) * | 1978-11-15 | 1980-05-21 | ||
| JPS57183065A (en) * | 1981-05-07 | 1982-11-11 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device |
-
1983
- 1983-06-30 JP JP58116954A patent/JPS6010653A/ja active Pending
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1984
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1986
- 1986-10-21 US US06/921,811 patent/US4680600A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE3466618D1 (en) | 1987-11-05 |
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| US4680600A (en) | 1987-07-14 |
| KR850000805A (ko) | 1985-03-09 |
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