JPH03124056A - 保護素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 半導体チップ上に形成した外部端子と内部回路の入力端
子又は出力端子との間に設けられ、かつ、外部端子の過
剰電圧から内部回路を保護する保護素子に関し、 保護素子を大型化することなく内部回路の保護能力を向
上できるとともに、過剰電圧の印加時において電流集中
の発生がなく発熱及び静電破壊を防止することができる
保護素子を提供することを目的とし、 半導体チップ上に形成した外部端子と内部回路の端子と
の間に形成した第１の導電型半導体層と、その第１の導
電型半導体層に形成した同半導体層より高濃度の第１の
導電型半導体領域と、同じく第１の導電型半導体層に形
成されかつ前記両端子間に接続されて保護抵抗を兼用す
る第２の導電型半導体領域とからなる保護素子において
、前記第２の導電型半導体領域に少なくとも１つのスリ
ットを形成するとともに、第２の導電型半導体領域を前
記両端子に接続するコンタクト部を第１の導電型半導体
領域から離間した位置に形成した。

［産業上の利用分野］ 本発明は、半導体チップ上に形成した外部端子と内部回
路の入力端子又は出力端子との間に設けられ、かつ、外
部端子の過剰電圧から内部回路を保護する保護素子に関
する。

半導体装置では、静電耐圧の高い入出力回路、即ち、内
部回路が要求されており、このため、内部回路の入力端
子又は出力端子と外部端子との間に設けられる静電破壊
保護用の保護素子の能力向上が必要となっている。

［従来の技術］ 半導体装置における静電破壊対策用の保護回路の基本回
路は、第８図に示すように、外部端子１１と内部回路の
入力端子１２との間に同人力端子１２に印加される電圧
を降下させる保護抵抗１３．１４が直列に設けられ、保
護抵抗１３と電源ＶＤＤとの間、及び保護抵抗１４とグ
ランドＧＮＤとの間にそれぞれ保護ダイオード１５．１
６が設けられる。

保護ダイオード１５は外部端子１１に電１ＶＤＤ以上の
過剰電圧が印加された時に動作して外部端子１１の過剰
電圧を低下させ、保護ダイオード１６は外部端子１１に
グランドＧＮＤ以下の過剰電圧が印加された時に動作し
て外部端子１１の過剰電圧をグランドＧＮＤのレベルに
上昇させ、内部回路を保護するようになっている。

保護ダイオード１５の構成は第９．１０図に示すように
、Ｐ−型の基板２０にＮ−ウェルのカソード２１を形成
し、同カソード２■内にＮ＋型拡赦領域２２を形成する
とともに、Ｐ＋型のアノード２３を形成している。

第１０図に示すように、基板２０上には絶縁層２４が形
成され、Ｎ＋型拡散領域２２上の絶縁層２４に所定間隔
をおいて形成されたコンタクトホール２５を含んでアル
ミ配線２６が形成されている。又、第９図に示すように
、アノード２３の長手方向両端に形成されたコンタクト
ホール２７を含んでアルミ配線２８が形成され、同アノ
ード２３を第８図における保護抵抗１３として使用する
ようにしている。

そして、保護ダイオードＩ５の能力を向上するためには
、カソード２１及びアノード２３間の抵抗値が小さ（な
るようにＰＮ接合面積を大きくするとともに、アノード
２３の両コンタクトホール２７間における抵抗値（即ち
、保護抵抗１３の抵抗値）を大きくする必要があり、Ｎ
＋型拡散領域２２及びアノード２３は両者間の電界の印
加力向と直行する方向に細長の大きな形状に形成されて
いる。

［発明が解決しようとする課題］ ところが、保護ダイオード１５のアノード２３はその占
有面積が大きく抵抗値が均一であるために、第８図にお
ける外部端子１１にＶＤＤ以上の過剰電圧が印加される
と、Ｎ＋型拡散領域２２とアノード２３との間における
電界分布が一様でなくなり、第１Ｏ図に示すようにＮ＋
型拡散領域２２に近いアノード２３側縁に電流集中が発
生し易く、この電流集中によりアノード２３が発熱破壊
してしまうという問題点があった。

本発明は上記問題点を解決するためになされたものであ
って、その目的は保護素子を大型化することな（内部回
路の保護能力を向上できるとともに、過剰電圧の印加時
において電流集中の発生がな（発熱及び静電破壊を防止
することができる保護素子を提供することにある。

［課題を解決するための手段］ 第１図（ａ）、　（ｂ）は本発明の原理説明図である。

半導体チップ基板に形成された第１の導電型半導体層（
例えばＮ−型）■には同半導体層ｌより高濃度の第１の
導電型半導体領域２を形成している。第１の導電型半導
体層１には第２の導電型半導体領域（例えばＰ＋型）３
が形成され、その第２の導電型半導体領域３の両端であ
って前記第１の導電型半導体領域２から離間した２位置
をコンタクト部５として同半導体領域３を介して半導体
チップに形成した外部端子と内部回路の端子との間を接
続する。

又、前記第２の導電型半導体領域３にはスリット４が形
成されている。

［イ乍用］ 従って、第２の導電型半導体領域３を介して半導体チッ
プに形成した外部端子と内部回路の端子との間を接続し
ていることから、この第２の導電型半導体領域３にて保
護抵抗が形成される。又、第１の導電型半導体領域２と
第２の導電型半導体領域３とで保護素子が形成され、こ
の保護素子において静電気による過剰電圧から内部回路
を守る。

この時、第２の導電型半導体領域３は少なくとも１つの
スリット４が形成されているので、同領域３を大型化せ
ずに保護素子のＰＮ接合面積が大きくなり、順方向の抵
抗値が小さくなる。又、スリット４によって区分された
各第２の導電型半導体領域３における抵抗値が上昇する
ので、過剰電圧の降下能力が向上される。

しかも、第２の導電型半導体領域３のコンタクト部５が
第１の導電型半導体領域２から離間した位置に形成され
ていることから、スリット４によって区分された各第２
の導電型半導体領域３のコンタクト部５までの抵抗値は
コンタクト部５から遠い、即ち第１の導電型半導体領域
２に近い第２の導電型半導体領域３はど大きくなる。そ
の結果、スリット４によって区分された各第２の導電型
半導体領域３と第１の導電型半導体領域２との間におけ
る電界強度は一様になり、第１の導電型半導体領域２に
近い第２の導電型半導体領域３に電流が集中することは
ない。

［実施例］ 以下、本発明を具体化した一実施例を第２，３図に従っ
て説明する。

第２図は本発明の一実施例における高電圧側の保護ダイ
オードを示す平面図、第３図は同じく一実施例における
保護ダイオードを示す断面図であり、第８〜１０図と同
様の構成については同一の符号を付して説明を一部省略
する。

第２図は第８図における高電圧側の保護ダイオード１５
を示し、Ｐ−一部の基板２０には第１の導電型半導体層
としてのＮ−型ウェルのカソード２１が形成され、同カ
ソード２１内には第１の導電型半導体領域としてのＮ＋
型の高濃度拡散領域２２が形成されている。又、カソー
ド２１には第８図における保護抵抗１３を兼用する第２
の導電型半導体領域としてのＰ＋型のアノード２３が形
成されている。

前記Ｎ＋型拡散領域２２及びアノード２３は両者間に印
加される電界の印加力向と直行する方向に細長く形成さ
れている。アノード２３の中間部にはその長手方向に延
びる複数のスリット３０が前記Ｎ＋型拡散領域２２に対
して離間する方向に所定間隔をおいて形成され、アノー
ド２３の中間部はこれらのスリット３０により区画２３
Ａ〜２３Ｄに区分されている。各スリット３０は前記Ｎ
＋型拡散領域２２に近いほど長く、同領域２２から遠い
ほど短く形成されている。従って、アノード２３の長手
方向両端部間における抵抗値は区画２３Ａが最も大きく
、区画２３Ｄ側はど小さくなる。

又、アノード２３長手方向両端に形成されたコンタクト
部としての両コンタクトホール２７は同アノード２３の
前記Ｎ＋型拡散領域２２から離隔した側縁側に偏位して
形成されている。従って、スリット３０によって区分さ
れたアノード２３の各区画２３Ａ〜２３Ｄのコンタクト
ホール２７までの抵抗値はコンタクトホール２７から遠
い、即ちＮ＋型拡散領域２２に近い区画２３Ａはど大き
くなる。その結果、Ｎ＋型拡散領域２２とアノード２３
との間に過剰電圧が印加された時、スリット３０によっ
て区分された各区画２３Ａ〜２３ＤとＮ＋型拡散領域２
２との間における電界強度は一様になる。

さて、本実施例ではＮ−型ウェルのカソード２１内にＰ
＋型のアノード２３を細長く形成するとともに、アノー
ド２３にはその長平方向に延びる複数のスリット３０を
形成したので、第３図に示すようにアノード２３を大型
化せずにアノード２３とカソード２１とのＰＮ接合面積
を大きくすることができる。このため、ダイオード１５
の順方向、即ち、電界の方向における抵抗値を低減する
ことができ、第８図に示す外部端子１１に過剰電圧が印
加されたとき、保護抵抗としてのアノード２３より電源
ＶＤＤに多くの電流を流すことができ、内部回路の保護
能力を向上することができる。

又、本実施例では複数のスリット３０によりアノード２
３の中間部を区画２３Ａ〜２３Ｄに分割したので、アノ
ード２３とカソード２１とのＰＮ接合面積が同じ場合、
第９，１０図に示す従来のアノードと比較して区画２３
Ａ〜２３Ｄの断面積か小さくなり、両コンタクトホール
２７間における抵抗値が増加する。これより、第８図に
示す外部端子１１に過剰電圧が印加されたとき、このア
ノード２３での電圧降下によって内部回路の入力端子１
２に加わる電圧を低減することができる。

さらに、本実施例ではアノード２３の長手方向両端に設
けられる一対のコンタクトホール２７をＮ＋型拡散領域
２２から離隔した側縁側に偏位して形成したので、スリ
ット３０によって区分されたアノード２３の各区画２３
Ａ〜２３Ｄのコンタクトホール２７までの抵抗値はコン
タクトホール２７から遠い区画２３Ａはど大きくなり、
各区画２３Ａ〜２３ＤとＮ＋型拡散領域２２との間にお
ける電界強度を一様にすることができる。このため、過
剰電圧の印加時において、Ｎ＋型拡散領域２２への電流
を区画２３Ａ〜２３Ｄから分散して流すことができ、ア
ノード２３の発熱及び静電破壊を防止することができる
。又、Ｎ＋型拡散領域２２を同領域２２及びアノード２
３間に印加される電界の方向と直交する方向に細長く形
成したので、Ｎ＋型拡散領域２２のアノード２３に対向
する面積が大きくなり、よってアノード２３からの電流
集中を緩和でき、Ｎ＋型拡散領域２２の発熱及び静電破
壊を防止することができる。

なお、本実施例におけるアノード２３の各区画２３Ａ〜
２３Ｄを、第４図に示すように連結部２３Ｅにより連結
してもよい。このようにすれば、万一、区画２３Ａ〜２
３Ｄのいずれかが切れても、その切れた区画は連結部２
３Ｅを介して他の区画に連結されているため、電流集中
を防止することができる。

又、本実施例ではアノード２３の複数のスリット３０を
、所定間隔をおいて、かつ、Ｎ生型拡散領域２２に近い
ほど長く、同領域２２から遠いほど短く形成したが、第
５図に示すように複数のスリット３０を同一寸法とし、
これらを設ける間隔りをＮ＋型拡散領域２２から遠ざか
るほど大きくなるようにしてもよい。

さらに、本実施例では第８図における高電圧側の保護ダ
イオード１５に具体化したが、低電圧側の保護ダイオー
ド１６に具体化してもよい。この場合には、第６，７図
に示すように第１の導電型半導体層としてのＰ−型ウェ
ルのアノード３１内に第１の導電型半導体領域としてＰ
＋型の拡散領域３２を形成するとともに、第８図に示す
保護抵抗１４を兼用する第２の導電型半導体領域として
Ｎ＋型のカソード３３を形成し、カソード３３内に前記
と同様に複数のスリット３０を形成すればよい。

［発明の効果］ 以上詳述したように本発明によれば、保護ダイオードを
大型化することなく内部回路の保護能力を向上できると
ともに、過剰電圧の印加時において電流集中の発生がな
（発熱及び静電破壊を防止することができる優れた効果
がある。

【図面の簡単な説明】

第１図（ａ）、　（ｂ）は本発明の原理説明図、第２図
は本発明の一実施例における高電圧側の保護ダイオード
を示す平面図、 第３図は同じく一実施例における保護ダイ才一ドを示す
断面図、 第４図は別の保護ダイオードを示す平面図、第５図は別
の保護ダイオードの要部を示す平面図、 第６図は低電圧側の保護ダイオードを示す平面図、 第７図は同じく低電圧側の保護ダイオードを示す断面図
、 第８図は半導体装置の保護回路を示す基本回路図、 第９図は従来の保護ダイオードを示す平面図、第１０図
は従来の保護ダイオードを示す断面図である。 こおいて、 よ第１の導電型半導体層、 よ第１の導電型半導体領域、 よ第２の導電型半導体領域、 まスリット、 よコンタクト部である。 第 図 第３図 一実ｉＩ例における８醗ダイオードを示す断面図１ 第１図 本発明の原理説明図 （ａ） （ｂ） 第５図 別の１！■ダイオードの要部を示す平面図一２２ ０ 第８図 半導体装！の１！護回路各示す基本回路図第１０図 従来の１！謹ダイオードを示す断面図 第９図 従来の１！虐ダイオードを示す平面図 ５

Claims (1)

1. 【特許請求の範囲】 １　半導体チップ上に形成した外部端子と内部回路の端
   子との間に形成した第１の導電型半導体層（１）と、 その第１の導電型半導体層（１）に形成した同半導体層
   より高濃度の第１の導電型半導体領域（２）と、 同じく第１の導電型半導体層（１）に形成され、かつ、
   前記両端子間に接続されて保護抵抗を兼用する第２の導
   電型半導体領域（３）と からなる保護素子において、 前記第２の導電型半導体領域（３）に少なくとも１つの
   スリット（４）を形成するとともに、第２の導電型半導
   体領域（３）を前記両端子に接続するコンタクト部（５
   ）を第１の導電型半導体領域（２）から離間した位置に
   形成したことを特徴とする保護素子。