JPS645899Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は半導体集積回路の入力端子と内部回路
との間に接続された静電破壊防止素子に関する。

従来、半導体集積回路を静電破壊から防止する
為に第１図及び第２図に示す如き手段がなされて
いる。第１図は半導体基体に抵抗体を形成した例
である。１はＰ導電型半導体基板、２はＮ導電型
のエピタキシヤル層であつて、Ｐ導電型拡散層３
によつて形成された分離領域、４はＰ導電型拡散
層からなる抵抗体であり、５は絶縁膜、１１は配
線導体である。入力端子INと半導体集積回路の
内部回路Ａとの間に抵抗体４が直列に接続され、
抵抗体４とＮ導電型半導体層２との間にPN接合
を形成し、接合容量を形成している。従来は斯る
静電破壊防止素子によつて入力端子INから入力
されるサージパルスを吸収する方法がなされてい
る。また、第２図は半導体集積回路Ａの入力段に
ダイオードＤが接続され静電気等によるサージパ
ルス等を吸収する方法がなされている。

しかし、第１図による抵抗体４はトランジスタ
のベース拡散領域に相当し、その抵抗は100〜200
Ω／口の値と有し、入力端子INと半導体集積回
路の内部回路Ａ間に直列に大きな抵抗が挿入され
ることになり、入力電圧の損失が大きくなる欠点
がある。また、PN接合J₁の耐圧以上の電圧が印
加された場合、抵抗自体が破壊する欠点がある。
この欠点は第２図のダイオードＤの場合も同様で
ある。

本考案は入力端子INと内部回路Ａとの間に直
列接続される抵抗体を低抵抗値に設定できる静電
破壊防止素子を提供することを目的とする。

そして、静電破壊防止素子に正逆何れのサージ
パルスが入力端子に印加されたとしても耐圧破壊
を生じない静電破壊防止素子を提供することを目
的とする。

更に、抵抗体に流れる電流が電流集中を生じな
いようにオーミツク接触の面積を広くし、以つ
て、静電破壊防止素子の耐圧を高めることを目的
とする。

以下、本考案の静電破壊防止素子について第３
図、及び第４図に基づき説明する。

第３図は本考案の静電破壊防止素子の平面図で
あり、第４図は第３図の静電破壊防止素子のＹ−
Ｙ方向から見た断面図である。尚、大一部分には
同一符号が付与されている。

第３図及び第４図に於て、１はＰ導電型半導体
基板である。６はＰ導電型半導体基板１に形成さ
れたＮ導電型エピタキシヤル層がＰ導電型拡散層
３によつて分離されたＮ導電型半導体層であつて
Ｎ導電型半導体層６のＰ導電型拡散層７が形成さ
れ、Ｐ−導電型拡散層７にＮ導電型拡散層８が形
成されたトランジスタ構造を有している。５は絶
縁膜であり、Ｎ導電型拡散層６の一部に開口部１
６とＰ導電型拡散層７とＮ導電型拡散層８との接
合部の両端部に夫々開口部９，１３が設けられて
いる開口部９，１３，１６にはオーミツク接触１
０，１４，１７が形成され、１１，１５は配線導
体であり、一方の配線導体１１の端部にボンデイ
ングパツト１２が形成され、他の配線導体１１は
内部回路Ａに接続される。

入力信号なボンデイングパツド１２に供給され
静電破壊防止素子に印加される。オーミツク接触
１０，１４はＰ導電型拡散層７とＮ導電型拡散層
８が短絡された状態であり、オーミツク接触１
０，１４間のＰ導電型拡散層７とＮ導電型拡散層
８に抵抗体が形成され、オーミツク接触１４は内
部回路Ａに接続されている。オーミツク接触１７
から延びる配線導体１５は実装時に電源電圧Vcc
が供給される。さて、抵抗体を形成するＰ導電型
拡散層７及びＮ導電型拡散層８は、夫々トランジ
スタのベース及びエミツタ拡散層と共通の拡散層
である。通常、ベース拡散層は100〜200Ω／口の
抵抗を有し、エミツタ拡散層は約2.5Ω／口の抵
抗を有しており、実施例の如く、ベース及びエミ
ツタ拡散層を抵抗体として用いると、容易に10Ω
程度の低抵抗体を形成することができる。また、
抵抗体の両端に形成されるオーミツク接触１０，
１４は通常のトランジスタの電極のオーミツク接
触より広い面積、約２倍以上の面積とするのが最
良であるが、通常のオーミツク接触より広い接触
面積を有すれば電流集中を防止することが可能で
あり、抵抗体の耐圧も電流集中に反比例して向上
する。

次に、静電破壊防止素子の入力端子INから印
加される正負のサージパルスの吸収について説明
する。今、正のサージパルスが入力端子INに印
加されると、Ｎ導電型拡散層８とＰ導電型拡散層
７との接合J₂は逆バイアスとなり、Ｐ導電型拡散
層７とＮ導電型半導体層６との接合J₃は順バイア
スとなる。従つて、ダイオードとして動作しサー
ジパルスは吸収される。一方、負のサージパルス
が入力端子INに入力されると、接合J₂は順バイ
アス、接合J₃は逆バイアスとなる。また、Ｎ導電
型半導体層６はコレクタ、Ｐ導電型拡散層７はベ
ース、Ｎ導電型拡散層はエミツタとするとベース
とエミツタが短絡された状態であり、エミツタか
らベースに電子の注入が生じトランジスタとして
作動しサージパルスが吸収される。

本考案の静電破壊防止素子の抵抗体は、トラン
ジスタのベースとエミツタが短絡された状態であ
つて、このベース・エミツタ拡散層を抵抗体とし
て用いると共に、Ｎ導電型半導体層６とＰ導電型
拡散層７との接合J₃に接合容量が存在し、接合J₃
は比較的広い接合面積を有することになり、大き
なサージパルスをこの接合J₃の接合容量によつて
吸収することが可能である。第５図はその等価回
路図であり、２０は抵抗体、２１は接合容量であ
る。

殊に、抵抗体がＰ導電型拡散層７とＮ導電型拡
散層８によつて形成されており、抵抗値の調整が
容易であるので、入力電圧の静電破壊防止素子に
よる電圧損失を低減することが可能であり、正負
何れのサージパルスに対しても半導体集積回路の
内部回路を保護することが可能であり、また、容
易に破壊しない静電破壊防止素子を提供できる。

上述のように本考案の静電破壊防止素子は、通
常のバイポーラプロセスで容易に形成できる形状
を有し、しかも、主にエミツタ拡散流域を抵抗体
とする小さな抵抗値が形成されるので抵抗素子に
よる電圧損失が少なく、電源電圧が1.5V以下で
あつて、入力信号の振幅の小さいものに対し極め
て有効であり、且つ大きなサージ電圧を吸収する
ことが可能であり、極めて優れた静電破壊防止機
能を得ることができる。

【図面の簡単な説明】

第１図は従来の静電破壊防止素子の断面図、第
２図はダイオードによる保護回路、第３図は本考
案の静電破壊防止素子の平面図、第４図は第３図
のＹ−Ｙ方向の断面図、第５図は本考案の静電破
壊防止素子の等価回路。

Claims (1)

【実用新案登録請求の範囲】
1. 第１導電型の半導体基板に第２導電型の半導体
   層が形成された半導体基体に於いて、第２導電型
   の該半導体層に形成された第１導電型の第１拡散
   層と第１導電型の該半導体基板とによつて分離さ
   れた第２導電型の半導体層と、第２導電型の該半
   導体層に形成された第１導電型の第２拡散層と、
   第１導電型の該第２拡散層に形成された第２導電
   型の第３拡散層とを有し、前記分離された第２導
   電型の半導体層に電源電圧が供給される第１のオ
   ーミツク接触部、並びに第１導電型の該第２拡散
   層と第２導電型の該第３拡散層との接合部の両端
   部に形成される第２と第３のオーミツク接触部
   と、該第１乃至第３のオーミツク接触部を除き該
   半導体基体を覆う絶縁膜と、該第１乃至第３のオ
   ーミツク接触部に接続され該絶縁膜上に延在する
   配線導体とを含み、該第２のオーミツク接触部に
   配線導体を被着されて入力信号が印加されるボン
   デングパツトに配線がなされ、該第３のオーミツ
   ク接触部に配線導体を形成して内部回路に接続さ
   れ、第２導電型の該第３拡散層の両端に形成され
   る前記第２と第３のオーミツク接触部間を低抵抗
   体とすると共に、該低抵抗体を信号経路に混入す
   るサージパルス等の過大入力を吸収する素子とし
   て用いることを特徴とする静電破壊防止素子。