JPH06140576A - Ｉｃの静電破壊保護装置 - Google Patents
Ｉｃの静電破壊保護装置Info
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- JPH06140576A JPH06140576A JP4291364A JP29136492A JPH06140576A JP H06140576 A JPH06140576 A JP H06140576A JP 4291364 A JP4291364 A JP 4291364A JP 29136492 A JP29136492 A JP 29136492A JP H06140576 A JPH06140576 A JP H06140576A
- Authority
- JP
- Japan
- Prior art keywords
- zener diode
- voltage
- ground
- power supply
- supply line
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Abstract
(57)【要約】
【目的】サージ電圧に対するクランプ電圧の設定が容易
であるとともにクランプ電圧を任意の値に設定できるＩ
Ｃ静電破壊保護装置を提供する。 【構成】電源ライン１とグランド間のサージ電圧から集
積回路装置の内部回路を保護するため前記電源ラインと
グランド間にツエナーダイオード３０を有する静電破壊
装置において、半導体基板８の表面内に設けられる逆導
電型の半導体層を絶縁層によって２１ａと２１ｂに分割
するとともに前記絶縁層２０のパターン寸法によってツ
エナーダイオード３０のクランプ電圧を決めるようにし
ている。
であるとともにクランプ電圧を任意の値に設定できるＩ
Ｃ静電破壊保護装置を提供する。 【構成】電源ライン１とグランド間のサージ電圧から集
積回路装置の内部回路を保護するため前記電源ラインと
グランド間にツエナーダイオード３０を有する静電破壊
装置において、半導体基板８の表面内に設けられる逆導
電型の半導体層を絶縁層によって２１ａと２１ｂに分割
するとともに前記絶縁層２０のパターン寸法によってツ
エナーダイオード３０のクランプ電圧を決めるようにし
ている。
Description
【０００１】
【産業上の利用分野】本発明は集積回路装置の内部回路
を電源・グランド間のサージ電圧から保護するための静
電破壊保護装置に関するものである。
を電源・グランド間のサージ電圧から保護するための静
電破壊保護装置に関するものである。
【０００２】
【従来の技術】集積回路装置では入力ピンを介して到来
するサージ電圧（サージパルス）による破壊から集積回
路装置を保護する構造が採られているが、このような入
力信号ラインだけでなく、電源ラインにもノイズ（サー
ジパルス）が入来して集積回路装置が破壊することが確
認されるようになってきた。このため図７に示すように
電源ライン１とグランドライン２間との間にツエナーダ
イオード３を設けてサージ電圧による内部回路の破壊を
防止するようにしている。尚、図７において、端子４、
５は電源用のピンと接地用のピンに接続される。また、
ツエナーダイオード３のカソードは抵抗６を介して内部
回路７に接続される。
するサージ電圧（サージパルス）による破壊から集積回
路装置を保護する構造が採られているが、このような入
力信号ラインだけでなく、電源ラインにもノイズ（サー
ジパルス）が入来して集積回路装置が破壊することが確
認されるようになってきた。このため図７に示すように
電源ライン１とグランドライン２間との間にツエナーダ
イオード３を設けてサージ電圧による内部回路の破壊を
防止するようにしている。尚、図７において、端子４、
５は電源用のピンと接地用のピンに接続される。また、
ツエナーダイオード３のカソードは抵抗６を介して内部
回路７に接続される。
【０００３】図８は図７の要部に関する構造図であり、
Ｐ型の半導体基板８に対しＮ型の拡散層９、１０がそれ
ぞれ設けられており、そのうちＮ+拡散層９は半導体基
板８とでツエナーダイオードを構成する。尚、ツエナー
ダイオードは１０Ｖ〜２０Ｖ位のツナー電圧をもつよう
に選ばれるが、そのツエナー電圧は一般にＰ型半導体基
板の不純物濃度で決定されている。図８において、Ｎ+
拡散層１０は図７の抵抗６を構成している。図９及び図
１０の従来例は、前記ツエナーダイオード３の代わりに
フィールドトランジスタ１１を設けている。
Ｐ型の半導体基板８に対しＮ型の拡散層９、１０がそれ
ぞれ設けられており、そのうちＮ+拡散層９は半導体基
板８とでツエナーダイオードを構成する。尚、ツエナー
ダイオードは１０Ｖ〜２０Ｖ位のツナー電圧をもつよう
に選ばれるが、そのツエナー電圧は一般にＰ型半導体基
板の不純物濃度で決定されている。図８において、Ｎ+
拡散層１０は図７の抵抗６を構成している。図９及び図
１０の従来例は、前記ツエナーダイオード３の代わりに
フィールドトランジスタ１１を設けている。
【０００４】この従来例ではＰ型半導体基板８の表面内
に抵抗６用のＮ+拡散層１４以外に２つのＮ+拡散層１
２、１３が設けられており、このＮ+拡散層１２、１３
間のフィールド上の酸化膜１６の厚さによって決まるフ
ィールド反転電圧によってフィールドトランジスタ１１
によるクランプ電圧が決まるようになっている。
に抵抗６用のＮ+拡散層１４以外に２つのＮ+拡散層１
２、１３が設けられており、このＮ+拡散層１２、１３
間のフィールド上の酸化膜１６の厚さによって決まるフ
ィールド反転電圧によってフィールドトランジスタ１１
によるクランプ電圧が決まるようになっている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記図
７、図８に示す従来例では、Ｐ型半導体基板８の不純物
濃度によって決まるブレーク電圧でしかサージ電圧のク
ランプができないため、内部回路７のゲート耐圧がその
ブレーク電圧以下の場合は効果がないとともに、ブレー
ク電圧（従ってクランプ電圧）の設定が難しいという欠
点があった。
７、図８に示す従来例では、Ｐ型半導体基板８の不純物
濃度によって決まるブレーク電圧でしかサージ電圧のク
ランプができないため、内部回路７のゲート耐圧がその
ブレーク電圧以下の場合は効果がないとともに、ブレー
ク電圧（従ってクランプ電圧）の設定が難しいという欠
点があった。
【０００６】また、図９、図１０に示す従来例ではフィ
ールド上の酸化膜１６の厚さによって決まるフィールド
反転電圧でしかサージ電圧のクランプができないため内
部のゲート耐圧がそれ以下の場合は効果がない。しか
も、このフィールドトランジスタ１１はＭＯＳ型トラン
ジスタであるためサージ電流を効果的に多く吸収するた
めには大きな面積を必要とするという欠点があった。
ールド上の酸化膜１６の厚さによって決まるフィールド
反転電圧でしかサージ電圧のクランプができないため内
部のゲート耐圧がそれ以下の場合は効果がない。しか
も、このフィールドトランジスタ１１はＭＯＳ型トラン
ジスタであるためサージ電流を効果的に多く吸収するた
めには大きな面積を必要とするという欠点があった。
【０００７】本発明はこのような点に鑑みなされたもの
であって、サージ電圧に対するクランプ電圧の設定が容
易であるとともにクランプ電圧を任意の値に設定できる
ＩＣ静電破壊保護装置を提供することを目的とする。本
発明は、また、小スペースで吸収電流を大きくできるＩ
Ｃ静電破壊保護装置を提供することを目的とする。
であって、サージ電圧に対するクランプ電圧の設定が容
易であるとともにクランプ電圧を任意の値に設定できる
ＩＣ静電破壊保護装置を提供することを目的とする。本
発明は、また、小スペースで吸収電流を大きくできるＩ
Ｃ静電破壊保護装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
め本発明では、電源ラインとグランド間のサージ電圧か
ら集積回路装置の内部回路を保護するため前記電源ライ
ンとグランド間にツエナーダイオードを有する静電破壊
装置において、半導体基板の表面内に設けられる逆導電
型の半導体層を絶縁層によって分割するとともに前記絶
縁層のパターン寸法によってツエナーダイオードのクラ
ンプ電圧を決めるようにしている。
め本発明では、電源ラインとグランド間のサージ電圧か
ら集積回路装置の内部回路を保護するため前記電源ライ
ンとグランド間にツエナーダイオードを有する静電破壊
装置において、半導体基板の表面内に設けられる逆導電
型の半導体層を絶縁層によって分割するとともに前記絶
縁層のパターン寸法によってツエナーダイオードのクラ
ンプ電圧を決めるようにしている。
【０００９】また、本発明では、電源ラインとグランド
間のサージ電圧からＣＭＯＳ半導体装置の内部回路を保
護するために前記電源ラインとグランド間にツエナーダ
イオードを有する静電破壊保護装置において、前記ツナ
ーダイオードに直列に抵抗を接続するとともに前記ＣＭ
ＯＳ半導体装置内にコレクタとエミッタを介して電源ラ
インとグランド間に接続される寄生的なバイポーラトラ
ンジスタを形成し、該バイポーラトランジスタのベース
を前記ツエナーダイオードと抵抗の接続中点に接続して
ツエナーダイオードのＯＮによってバイポーラトランジ
スタがＯＮするようにしている。
間のサージ電圧からＣＭＯＳ半導体装置の内部回路を保
護するために前記電源ラインとグランド間にツエナーダ
イオードを有する静電破壊保護装置において、前記ツナ
ーダイオードに直列に抵抗を接続するとともに前記ＣＭ
ＯＳ半導体装置内にコレクタとエミッタを介して電源ラ
インとグランド間に接続される寄生的なバイポーラトラ
ンジスタを形成し、該バイポーラトランジスタのベース
を前記ツエナーダイオードと抵抗の接続中点に接続して
ツエナーダイオードのＯＮによってバイポーラトランジ
スタがＯＮするようにしている。
【００１０】
【作用】前者の構成によると、逆導電体層を分割する絶
縁体層のパターン寸法によってツエナーダイオードのブ
レーク電圧（クランプ電圧）が決まるが、その絶縁層の
パターン寸法は任意に設定することが可能であり、従っ
てクランプ電圧も内部回路のゲート耐圧以下になるよう
にできる。
縁体層のパターン寸法によってツエナーダイオードのブ
レーク電圧（クランプ電圧）が決まるが、その絶縁層の
パターン寸法は任意に設定することが可能であり、従っ
てクランプ電圧も内部回路のゲート耐圧以下になるよう
にできる。
【００１１】また、後者の構成によると、ツエナーダイ
オードがＯＮすれば、それに伴って寄生のバイポーラト
ランジスタもＯＮするが、このバイポーラトランジスタ
は同一面積のＭＯＳトランジスタ等に比し大きな電流を
吸収するので、サージ電圧吸収の効率がよい。
オードがＯＮすれば、それに伴って寄生のバイポーラト
ランジスタもＯＮするが、このバイポーラトランジスタ
は同一面積のＭＯＳトランジスタ等に比し大きな電流を
吸収するので、サージ電圧吸収の効率がよい。
【００１２】
【実施例】本発明を実施した図１において、従来例と同
一の部分は同一の符号を付してある。同図（ｃ）におけ
るツエナーダイオード３０は同図（ａ）に示すようにＰ
型の半導体基板８の表面内に形成されるカソード領域の
Ｎ+拡散層がＬＯＣＯＳによる絶縁層２０で分割して２
つのＮ+拡散層２１ａ、２１ｂとなっている。絶縁層２
０のパターン寸法を変化させることによりＮ+拡散層２
１ａ、２１ｂ間の距離ｘを変化させ、それによって両拡
散間耐圧を所定の値とする。
一の部分は同一の符号を付してある。同図（ｃ）におけ
るツエナーダイオード３０は同図（ａ）に示すようにＰ
型の半導体基板８の表面内に形成されるカソード領域の
Ｎ+拡散層がＬＯＣＯＳによる絶縁層２０で分割して２
つのＮ+拡散層２１ａ、２１ｂとなっている。絶縁層２
０のパターン寸法を変化させることによりＮ+拡散層２
１ａ、２１ｂ間の距離ｘを変化させ、それによって両拡
散間耐圧を所定の値とする。
【００１３】即ち、ツエナーダイオード３０のブレーク
電圧（クランプ電圧）は距離ｘに依存し、この距離ｘは
絶縁層２０のパターン寸法によって制御できるため種々
のクランプ電圧を設定することができるので、この構造
の保護装置は適用範囲が広いといえる。また、絶縁層２
０のパターンの形成は１つのマスク（ＬＯＣＯＳマス
ク）で可能であるため簡単である。
電圧（クランプ電圧）は距離ｘに依存し、この距離ｘは
絶縁層２０のパターン寸法によって制御できるため種々
のクランプ電圧を設定することができるので、この構造
の保護装置は適用範囲が広いといえる。また、絶縁層２
０のパターンの形成は１つのマスク（ＬＯＣＯＳマス
ク）で可能であるため簡単である。
【００１４】また、そのマスク合わせの際に、マスクず
れが生じてマスクが所定位置より左又は右に移動して
も、２つのＮ+拡散層２１ａ、２１ｂ間の距離は変わら
ないので、マスクずれによるクランプ電圧のバラツキが
生じるといったこともない。図１１（ｂ）では同図
（ａ）の状態に対し更に絶縁層２２とアルミニウム電極
２４、３５を施している。
れが生じてマスクが所定位置より左又は右に移動して
も、２つのＮ+拡散層２１ａ、２１ｂ間の距離は変わら
ないので、マスクずれによるクランプ電圧のバラツキが
生じるといったこともない。図１１（ｂ）では同図
（ａ）の状態に対し更に絶縁層２２とアルミニウム電極
２４、３５を施している。
【００１５】次に、図２はＣＭＯＳの半導体装置におい
て、寄生のバイポーラトランジスタを形成したものを示
している。このバイポーラトランジスタは図３に示すよ
うに利用される。即ち、図３において、電源ライン１と
グランドライン２との間に前記バイポーラトランジスタ
Ｔｒを接続して電源ライン１のサージ電流を、このバイ
ポーラトランジスタＴｒを使って吸収する。このためバ
イポーラトランジスタＴｒのベースは抵抗Ｒ１とツエナ
ーダイオード３０との接続中点３１に接続される。
て、寄生のバイポーラトランジスタを形成したものを示
している。このバイポーラトランジスタは図３に示すよ
うに利用される。即ち、図３において、電源ライン１と
グランドライン２との間に前記バイポーラトランジスタ
Ｔｒを接続して電源ライン１のサージ電流を、このバイ
ポーラトランジスタＴｒを使って吸収する。このためバ
イポーラトランジスタＴｒのベースは抵抗Ｒ１とツエナ
ーダイオード３０との接続中点３１に接続される。
【００１６】ツエナーダイオード３０に絶縁層２０のパ
ターン寸法で決まる耐圧より低い電源・グランド間に電
圧が印加されている場合は抵抗Ｒ１には電流が流れない
ためトランジスタＴｒはカットオフし、トランジスタＴ
ｒには電流は流れない。しかし、電源ライン１にサージ
パルスが印加されるとツエナーダイオード３０にかかる
電圧が前記耐圧を超えるためツエナーダイオード３０が
導通し、抵抗Ｒ１に電流が流れ始める。このため、トラ
ンジスタＴｒのベース電流が供給されることになるため
トランジスタＴｒはターンオンし、サージパルスによる
電流を吸収する。
ターン寸法で決まる耐圧より低い電源・グランド間に電
圧が印加されている場合は抵抗Ｒ１には電流が流れない
ためトランジスタＴｒはカットオフし、トランジスタＴ
ｒには電流は流れない。しかし、電源ライン１にサージ
パルスが印加されるとツエナーダイオード３０にかかる
電圧が前記耐圧を超えるためツエナーダイオード３０が
導通し、抵抗Ｒ１に電流が流れ始める。このため、トラ
ンジスタＴｒのベース電流が供給されることになるため
トランジスタＴｒはターンオンし、サージパルスによる
電流を吸収する。
【００１７】図２において、Ｐ型の半導体基板８に対し
Ｎウエル４０が形成される。このＮウエル４０はＣＭＯ
Ｓ４１内のＮウエルと同一の工程で形成される。両端の
Ｐ+拡散層４１、４２は基板８の接続用である。Ｎウエ
ル４０内のＮ+拡散層４３、４４は端子であり、Ｐ+層４
５は寄生のバイポーラトランジスタＴｒのエミッタ領域
を成す。また、Ｎウエルはベースを成し、基板８はコレ
クタを成す。この例ではバイポーラトランジスタＴｒは
ＰＮＰトランジスタとなっている。
Ｎウエル４０が形成される。このＮウエル４０はＣＭＯ
Ｓ４１内のＮウエルと同一の工程で形成される。両端の
Ｐ+拡散層４１、４２は基板８の接続用である。Ｎウエ
ル４０内のＮ+拡散層４３、４４は端子であり、Ｐ+層４
５は寄生のバイポーラトランジスタＴｒのエミッタ領域
を成す。また、Ｎウエルはベースを成し、基板８はコレ
クタを成す。この例ではバイポーラトランジスタＴｒは
ＰＮＰトランジスタとなっている。
【００１８】次に、図４は図２の構成を採り入れた図３
の装置の平面図であり、図５はそのＡ−Ａ’線断面図、
図６はＢ−Ｂ’線断面図である。これらの図において、
斜線部分はアルミニウム配線を示し、その斜線中の四角
形はいずれもコンタクトホールを表わしている。図５、
図６には上述した寄生のバイポーラトランジスタＴｒの
構造が示されており、図６では特に抵抗Ｒ１も示されて
いる。この抵抗Ｒ１はＮウエル４０自身の抵抗でまかな
われている。抵抗Ｒ１の一端はコンタクトホール５０を
通して電源ライン用の配線５１に接続され、他端はＮウ
エル４０の内部においてバイポーラトランジスタＴｒの
ベースと結合している。
の装置の平面図であり、図５はそのＡ−Ａ’線断面図、
図６はＢ−Ｂ’線断面図である。これらの図において、
斜線部分はアルミニウム配線を示し、その斜線中の四角
形はいずれもコンタクトホールを表わしている。図５、
図６には上述した寄生のバイポーラトランジスタＴｒの
構造が示されており、図６では特に抵抗Ｒ１も示されて
いる。この抵抗Ｒ１はＮウエル４０自身の抵抗でまかな
われている。抵抗Ｒ１の一端はコンタクトホール５０を
通して電源ライン用の配線５１に接続され、他端はＮウ
エル４０の内部においてバイポーラトランジスタＴｒの
ベースと結合している。
【００１９】５２は集積回路装置の内部回路へつながる
配線であり、この配線５２にコンタクトホール５３を介
してＮウエル４０中の第２抵抗Ｒ２のの一端が接続さ
れ、Ｒ２の他端はＰＮＰトランジスタからのコンタクト
ホール５４を介して電源ライン５１に接続されている。
配線であり、この配線５２にコンタクトホール５３を介
してＮウエル４０中の第２抵抗Ｒ２のの一端が接続さ
れ、Ｒ２の他端はＰＮＰトランジスタからのコンタクト
ホール５４を介して電源ライン５１に接続されている。
【００２０】ツエナーダイオード３０は図４において、
点線３０’で囲った部分に存する。点線６０部分は基板
８へ接続される部分であり、そのアルミニウム配線はグ
ランドライン２を形成する。
点線３０’で囲った部分に存する。点線６０部分は基板
８へ接続される部分であり、そのアルミニウム配線はグ
ランドライン２を形成する。
【００２１】
【発明の効果】以上説明したように本発明によれば、ツ
エナーダイオードを成す逆導電体層を分割する絶縁体層
のパターン寸法によってツエナーダイオードのブレーク
電圧（クランプ電圧）が決まるが、その絶縁層のパター
ン寸法は任意に設定することが可能であるので、内部回
路の耐圧が集積回路によって異なっている場合であって
も、保護用のクランプ電圧を確実にそれより低く設定で
きるという効果がある。
エナーダイオードを成す逆導電体層を分割する絶縁体層
のパターン寸法によってツエナーダイオードのブレーク
電圧（クランプ電圧）が決まるが、その絶縁層のパター
ン寸法は任意に設定することが可能であるので、内部回
路の耐圧が集積回路によって異なっている場合であって
も、保護用のクランプ電圧を確実にそれより低く設定で
きるという効果がある。
【００２２】また、ツナーダイオードに直列に抵抗を接
続するとともに前記ＣＭＯＳ半導体装置内にコレクタと
エミッタを介して電源ラインとグランド間に接続される
寄生的なバイポーラトランジスタを形成し、該バイポー
ラトランジスタのベースを前記ツエナーダイオードと抵
抗の接続中点に接続してツエナーダイオードのＯＮによ
ってバイポーラトランジスタがＯＮするように構成によ
ると、このバイポーラトランジスタは同一面積のＭＯＳ
トランジスタ等に比し大きな電流を吸収するので、サー
ジ電圧吸収の効率がよいという効果が期待できる。
続するとともに前記ＣＭＯＳ半導体装置内にコレクタと
エミッタを介して電源ラインとグランド間に接続される
寄生的なバイポーラトランジスタを形成し、該バイポー
ラトランジスタのベースを前記ツエナーダイオードと抵
抗の接続中点に接続してツエナーダイオードのＯＮによ
ってバイポーラトランジスタがＯＮするように構成によ
ると、このバイポーラトランジスタは同一面積のＭＯＳ
トランジスタ等に比し大きな電流を吸収するので、サー
ジ電圧吸収の効率がよいという効果が期待できる。
【図１】本発明を実施したＩＣの静電破壊保護装置を示
す図。
す図。
【図２】本発明の他の実施例の一部の構造を示す図。
【図３】本発明の他の実施例の回路図。
【図４】前記他の実施例の平面図。
【図５】図４のＡ−Ａ’線断面図。
【図６】図４のＢ−Ｂ’線断面図。
【図７】従来例の回路図。
【図８】その構造図。
【図９】他の従来例の回路図。
【図１０】その構造図。
１ 電源ライン ２ グランドライン ２１ａ、２１ｂ 逆導電型の半導体層 ３０ ツエナーダイオード ３１ 接続中点 Ｔｒ 寄生のバイポーラトランジスタ Ｒ１ 抵抗
Claims (2)
- 【請求項１】電源ラインとグランド間のサージ電圧から
集積回路装置の内部回路を保護するため前記電源ライン
とグランド間にツエナーダイオードを有する静電破壊保
護装置において、 半導体基板の表面内に設けられる逆導電型の半導体層を
絶縁層によって分割するとともに前記絶縁層のパターン
寸法によってツエナーダイオードのクランプ電圧を決め
て成ることを特徴とするＩＣの静電破壊保護装置。 - 【請求項２】電源ラインとグランド間のサージ電圧から
ＣＭＯＳ半導体装置の内部回路を保護するために前記電
源ラインとグランド間にツエナーダイオードを有する静
電破壊保護装置において、 前記ツナーダイオードに直列に抵抗を接続するとともに
前記ＣＭＯＳ半導体装置内にコレクタとエミッタを介し
て電源ラインとグランド間に接続される寄生的なバイポ
ーラトランジスタを形成し、該バイポーラトランジスタ
のベースを前記ツエナーダイオードと抵抗の接続中点に
接続してツエナーダイオードのＯＮによってバイポーラ
トランジスタがＯＮするように構成したことを特徴とす
るＩＣの静電破壊保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4291364A JPH06140576A (ja) | 1992-10-29 | 1992-10-29 | Ｉｃの静電破壊保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4291364A JPH06140576A (ja) | 1992-10-29 | 1992-10-29 | Ｉｃの静電破壊保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06140576A true JPH06140576A (ja) | 1994-05-20 |
Family
ID=17767967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4291364A Pending JPH06140576A (ja) | 1992-10-29 | 1992-10-29 | Ｉｃの静電破壊保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06140576A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7889467B2 (en) | 2005-05-30 | 2011-02-15 | Rohm Co., Ltd. | Protection circuit, and semiconductor device and light emitting device using such protection circuit |
| JP2013073993A (ja) * | 2011-09-27 | 2013-04-22 | Semiconductor Components Industries Llc | 半導体装置 |
| JP2013073992A (ja) * | 2011-09-27 | 2013-04-22 | Semiconductor Components Industries Llc | 半導体装置 |
-
1992
- 1992-10-29 JP JP4291364A patent/JPH06140576A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7889467B2 (en) | 2005-05-30 | 2011-02-15 | Rohm Co., Ltd. | Protection circuit, and semiconductor device and light emitting device using such protection circuit |
| JP2013073993A (ja) * | 2011-09-27 | 2013-04-22 | Semiconductor Components Industries Llc | 半導体装置 |
| JP2013073992A (ja) * | 2011-09-27 | 2013-04-22 | Semiconductor Components Industries Llc | 半導体装置 |
| US9548292B2 (en) | 2011-09-27 | 2017-01-17 | Semiconductor Components Industries, Llc | Circuit including a resistive element, a diode, and a switch and a method of using the same |
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