JP2001358302A - 半導体装置 - Google Patents
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Abstract
素子の素子面積の削減された配置構造を提供する。 【解決手段】P型導体基板のP型ウェル領域上に形成さ
れた上層金属配線2と下層金属配線1からなる正八角形
のパッドの下層金属配線1の各辺周縁部領域下にパンチ
スルー素子6とBVDSトランジス5の保護素子を交互
に配置するとともに、下層金属配線1の周りにリング状
の下層金属配線放電線を設け、保護素子の二つのN型拡
散層9をそれぞれコンタクト(8a,8bおよび8d,
8c)を介してそれぞれ下層金属配線1および下層金属
配線放電線3に接続した。この配置構造により、保護素
子配置による素子面積増加抑制と、パッドに印加された
異常電圧をパッドのすべての方向に対して同様の耐圧を
持たせ、異常電圧の影響をパッド内で吸収でき、内部回
路への影響を極力抑えることができる。
Description
特にパッドの金属配線下に静電破壊防止素子やパンチス
ルー素子を配置した半導体装置の入出回路の保護素子の
配置構造に関するものである。
ャネル長の減少などの要因により、トランジスタ自体の
サージ入力に対する破壊強度が著しく弱くなってくるた
め、半導体装置と外部を接続するボンディングパッドに
保護素子を接続配置し、過大な入力によって内部回路が
破壊されることを防ぐ必要がある。
子の接続例を示す概略回路図である。符号200は半導
体装置の内部回路であり、この内部回路に平面的に入力
端子となるパッド100が配線500によって接続され
ている。さらにパッド100に平面的にダイオード等か
ら構成される保護素子300を接続している。保護素子
300は共通放電線400に接続されている。
保護素子の配置構造では、パッド自体の面積に加え保護
素子の面積が必要となる。半導体装置のパッド数が増え
れば、保護素子領域も増加するため、保護素子面積の増
加が半導体装置全体の面積の増加に直接影響を与える問
題があった。
な入力に対する耐圧を上げるために大きな素子面積を必
要とするので、保護素子自体の面積削減は難しい。
が、特開平6―252355号公報や特開平11―30
7724号公報に開示されている。
は、図14(b)のように、パッド100(ボンディン
グパッド)下にダイオード素子のみから構成される保護
素子300を配置し、保護素子配置による素子面積増加
を抑制しているが、ボンディングパッドへのワイヤボン
ディングの際のボンディングダメージによってパッド下
に配置した素子が破壊される場合があった。また、特開
平6―252355号公報ではパッドの耐圧が方向によ
って変化する問題があり、またパッドに印加される負の
異常電圧に対しては対応が難しかった。
は、ボンディングパッド下に保護素子を配置すると同時
に、パッドの構造を多層化して、保護素子配置による素
子面積増加の抑制とボンディングパッドへのワイヤボン
ディングの際のボンディングダメージを防止している
が、上記の特開平6―252355号公報の技術と同様
にパッドの耐圧が方向によって変化する問題があった。
問題点を解決した素子密度の向上とパッドの方向による
耐圧の差を抑制した半導体装置の保護素子の配置構造を
提供することにある。
成は、第1導電型の半導体基板の第1導電型または第2
導電型のウェル領域上に形成された金属配線パッド下に
複数の保護素子を備え、前記金属配線パッドが2層以上
から構成され、前記金属配線パッドの最下層金属配線パ
ッドと同一層に前記最下層金属配線パッドを所定の間隙
で囲むリング状の放電線が形成され、前記金属配線パッ
ドの縁部領域下に前記保護素子が配置されていることを
特徴とする。
導電型の半導体基板の第2導電型のウェル領域上に形成
された金属配線パッド下に保護素子を備え、前記金属配
線パッドが複層から構成され、前記金属配線パッドの最
下層金属配線パッドと同一層に前記最下層金属配線パッ
ドを所定の間隙で囲むリング状の放電線が形成され、前
記金属配線パッドの縁部領域下に前記保護素子が配置さ
れていることを特徴とする。
において、前記保護素子は前記ウェル領域内に形成され
た第1および第2の拡散層を有し、前記第1の拡散層は
前記放電線に接続され、前記第2の拡散層は前記最下層
金属配線パッドに接続される。
の前記保護素子は、BVDSトランジスタ(トランジス
タがOFF状態であってもドレイン電圧がある値以上に
なるとドレイン―基板間に急激で過大な電流が流れる。
この現象を利用した保護素子のトランジスタをBVDS
トランジスタという),パンチスルー素子,ダイオード
素子の少なくとも2種類の保護素子から構成され、これ
らの保護素子は、点対称的かまたは点対称的かつ線対称
的に前記下層金属配線パッド下に配置される。
導体装置において前記下層金属配線パッドおよび前記お
よび前記リング状の前記放電線の形状としてはパッドの
方向による異常電圧に対する耐圧差を抑制するために、
正n角形(nは4以上の偶数)または円形とすることが
好ましい。
BVDSトランジスタ、ダイオード素子、パンチスルー
素子等を配置することにより、入力、入出力保護素子の
チップ上の面積を実質的に減少させることができる。
ージ引抜きのための放電線を配置することにより、パッ
ドに印加された異常電圧をパッドのすべての方向に対し
て同様の耐圧を持たせ、パッドに印加される正または負
の異常電圧の影響をパッド部内ですべて吸収することが
できる。また、放電線までの配線長はすべてのパッドで
等しくなり、各々のパッド間の耐圧差を抑えることがで
きる。
て図面を参照して詳細に説明する。
装置の保護素子の配置構造を示す透視平面図であり、図
1(a)はパッド構造を示す透視平面図、図1(b)は
下層金属配線のパッド下の保護素子透視平面図である。
なお、図1(b)にはパッドと素子との位置関係がわか
るように、下層金属配線1と下層金属配線放電線3の配
置位置を示した。
8角形であり、パッド部の下層金属配線1および上層金
属配線2の形状は正8角形である。上層金属配線2のパ
ッドの大きさは下層金属配線1のパッドの大きさよりも
大きく同軸状に配置されている。
にチャージ引抜きための放電線(下層金属配線放電線3
で示す)が配置されている。この下層金属配線放電線3
は共通放電線13に接続されている。なお、上層金属配
線2と下層金属配線1はスルーホール(表示していな
い)で電気的に接続され、下層金属配線放電線3は、V
DD(電源端子)、GND(グランド端子)、または半
導体基板に接続することができる。なお、図1(a)
中、符号4はパッド開口を示す。
に、正8角形のパッド下(パッドの縁部領域下)にパッ
ドの各辺に沿ってBVDSトランジスタ5とパンチスル
ー素子6を交互に点対称的かつ線対称的に配置する。こ
の素子配置構造により、パッドのすべての方向に対して
均等な耐圧を保証できる。
9とゲート7でN型トランジスタを構成する。BVDS
トランジスタ5のドレインをコンタクト8aを介して下
層金属配線1(パッド)に接続し、BVDSトランジス
タ5のソースをコンタクト8dにより下層金属配線放電
線3に接続する。BVDSトランジスタ5のゲート7は
GNDへ接続し、BVDSトランジスタ5をOFF状態
にする。
P型ウェル(図2のP型ウェル16参照)を組み合わせ
て、NPN型バイポーラトランジスタを構成する。NP
N型バイポーラトランジスタのコレクタをコンタクト8
bを介して下層金属配線1(パッド)に接続し、エミッ
タをコンタクト8cを介して下層金属配線放電線3に接
続する。
沿った半導体装置の断面図である。P型Si基板上11
のP型ウェル16領域に形成したN型拡散層9とゲート
7によりBVDSトランジスタ5を構成している。
沿った半導体装置の断面図である。P型Si基板上11
のP型ウェル16とN型拡散層9によりNPN型パイポ
ーラトランジスタであるパンチスルー素子6を構成して
いる。
金属配線2のパッド下の領域にBVDSトランジスタ
5、パンチスルー素子6が配置可能であり、パッド下の
領域が有効に利用できることが分かる。なお、図2にお
ける符号14および17はSi酸化膜(SiO2膜)、
15は素子分離膜、18は保護膜を示す。
置の動作について図1および図2を参照して説明する。
静電気などのサージ入力)が印加された場合、パッドの
下層金属配線1に接続されているパンチスルー素子6で
あるNPN型バイポーラトランジスタのコレクタ側(コ
ンタクト8b側のN型拡散層9)に電圧が加わることに
なる。ここで、バイポーラトランジスタのコレクタ側に
電圧を加えていくとコレクタ近傍の空乏層が少しずつ広
がっていき、ついには、空乏層がエミッタ域に達してゲ
ート電圧を加えなくてもコレクタ―エミッタ間に電流が
流れる「パンチスルー」現象が発生する。この現象を利
用することによって、パッドに印加された過大な入力を
パンチスルー素子6のエミッタ側(コンタクト8c側の
N型拡散層9)に接続している下層金属配線放電線3に
逃がすことができ、内部回路を保護できる。
ジスタがOFF状態であってもドレイン電圧がある値以
上になるとドレイン―基板間に急激で過大な電流が流れ
る現象を利用した保護素子である。パッドの下層金属配
線1に接続されているドレイン(コンタクト8a側のN
型拡散層9)に過大な入力が印加された場合、ゲート7
がグランド(GND)に接続されているのでトランジス
タはOFFであるが、ブレイクダウンし、ドレイン―ソ
ース間に電流が流れ、放電経路が確保される。ソース側
に流れた電流はコンタクト8dを介して下層金属配線放
電線3に流れる。
導体装置の保護素子の形成方法について、図1および図
2を参照して説明する。
012cm-2イオン注入してP型ウェル16を形成する。
次にLOCOS法によって素子分離膜15を形成した
後、熱酸化法によってSi酸化膜17を形成する。
を形成した後、Pイオン等を注入してBVDSトランジ
スタのソース・ドレイン用のN型拡散層9とパンチスル
ー素子用のN型拡散層9を同時に形成する。
した後、下層金属配線1および下層金属配線放電線3と
拡散層を接続するための開口をSi酸化膜14およびS
i酸化膜17に形成した後、AlまたはAl合金の金属
膜をスパッタ法により堆積する。この金属膜の堆積と同
時に、下層金属配線1および下層金属配線放電線3と拡
散層を接続するための開口にも金属膜が充填されコンタ
クト8a,8b,8c,8dが形成される。
術によりパターニングして正八角形のパッドの下層金属
配線1とその周囲に所定の間隙で所定の幅の下層金属配
線放電線3を形成する。このパターニングにより同時に
下層金属配線放電線3に接続された共通放電線13を形
成する。
積した後、スパッタ法によりAl,Al合金,Cu,ま
たはCu合金などの金属膜をSi酸化膜14上に堆積し
た後パターニングして、図1(a)のような正八角形状
の上層金属配線2のパッドを形成する。なお、上層金属
配線2と下層金属配線1を接続するために下層金属配線
1上に形成されたSi酸化膜に開口を形成し、上層金属
配線用の金属膜のスパッタと同時に、この開口に金属膜
を充填してコンタクト(表示していない)が形成され
る。続いて、Si酸化膜(SiO2膜)やSiN膜の保
護膜18をスパッタ法で形成した後、保護膜18を選択
的にエッチングして上層金属配線2のパッド表面を露出
させる。この露出した上層金属配線2のパッドは入力端
子に使用される。
角形のパッド下に保護素子を形成することができる。
装置について図3および図4を参照して説明する。
装置の保護素子の配置構造を示す透視平面図であり、図
3(a)はパッド構造を示す透視平面図、図3(b)は
下層金属配線のパッド下の保護素子透視平面図である。
また、図4(a)および図4(b)は、それぞれ図3
(b)のA―A’線およびB―B’線に沿った半導体装
置の断面図である。
記の第1の実施の形態の図1(b)におけるBVDSト
ランジスタ5をダイオード素子12に代替した場合であ
る。
同様に正8角形とし、パッドの下層金属配線1および上
層金属配線2の形状は正8角形である。そして、上記の
第1の実施の形態と同様に、チャージ引抜きための放電
線(下層金属配線放電線3で示す)をパッドの下層金属
配線1の周囲に配置している。
は、N型拡散層9とP型拡散層10で構成する。ダイオ
ード素子12のカソード(コンタクト8e側のN型拡散
層9)をパッドの下層金属配線1に接続し、アノード
(コンタクト8f側のP型拡散層10)を下層金属配線
放電線3に接続する。パンチスルー素子6は、図1
(b)と同様な構成である。
にパッドの各辺に沿ってダイオード素子12とパンチス
ルー素子6を交互に点対称的かつ線対称的に配置する。
び上層金属配線2のパッド下の領域にダイオード素子1
2およびパンチスルー素子6が配置可能であり、パッド
下の領域が有効に利用でき、かつ各素子のパッドのすべ
ての方向に対して均等な耐圧を保証できる。
パンチスルー素子6を用いた場合の動作について図3を
参照して説明する。
ッドの下層金属配線1に接続されているダイオード素子
12のカソード側(コンタクト8e側の拡散層9)に電
圧が加わることになる。ダイオードには、逆バイアス電
圧以上がある一定の電圧(降伏電圧)を超えると、逆方
向にも大きな電流を流す降伏現象があり、図3(b)の
ような素子配置にすると、パッドの下層金属配線1に加
わった電圧は、ダイオード素子12の降伏現象により、
ダイオード素子12のアノード側であるP型拡散層10
に接続されている下層金属配線放電線3に放電すること
ができ、放電経路を確保することができる。
プ周囲を囲っている共通放電線13と接続されており、
共通放電線を介して、電荷を放電することができる。
は上記の第1の実施の形態と同様である。
上層金属配線のパッド形状は正8角形としたが、パッド
の上層金属配線は保護素子の配置に直接影響しないた
め、正方形でもよい。図5は第3の実施の形態として上
記の第1の実施の形態における上層金属配線のパッド形
状を正方形とした場合の半導体装置の保護素子の配置構
造を示す透視平面図である。このような構造でも上記の
実施の形態と同様な効果が得られる。なお、図5(a)
はパッド構造を示す透視平面図、図5(b)は下層金属
配線のパッド下の保護素子透視平面図である。
置について図6を参照して説明する。
装置の保護素子の配置構造を示す透視平面図であり、図
6(a)はパッド構造を示す透視平面図、図6(b)は
下層金属配線のパッド下の保護素子透視平面図である。
1および上層金属配線2の形状を正6角形としパッドの
6辺領域の下層に図6のように、BVDSトランジスタ
5とパンチスルー素子6を配置した場合である。本実施
の形態の半導体装置でも、上記の第1の実施の形態と同
様な効果を得ることができる。
装置の保護素子の配置構造を示す透視平面図であり、図
7(a)はパッド構造を示す透視平面図、図7(b)は
下層金属配線のパッド下の保護素子透視平面図である。
本実施の形態は、図6の本発明の第5の実施の形態の半
導体装置において、BVDSトランジスタ5をダイオー
ド素子12に代替した場合である。本実施の形態の半導
体装置でも、上記の第2の実施の形態と同様な効果を得
ることができる。
装置の保護素子の配置構造を示す透視平面図であり、図
8(a)はパッド構造を示す透視平面図、図8(b)は
下層金属配線のパッド下の保護素子透視平面図である。
本実施の形態では、パッドの下層金属配線1および上層
金属配線2の形状を矩形とし4辺すべてにBVDSトラ
ンジスタ5とパンチスルー素子6を交互に配置する構成
である。本実施の形態ではパンチスルー素子の拡散層の
長さを長くして耐圧を向上させ、また、コンタクトを多
く形成して下層金属配線1および上層金属配線2との接
続抵抗を下げた。本実施の形態の半導体装置でも、上記
の第1及び第3の実施の形態と同様な効果を得ることが
できる。
装置の保護素子の配置構造を示す透視平面図であり、図
9(a)はパッド構造を示す透視平面図、図9(b)は
下層金属配線のパッド下の保護素子透視平面図である。
本実施の形態は、図8の本発明の第6の実施の形態の半
導体装置において、BVDSトランジスタ5をダイオー
ド素子12に代替した場合である。本実施の形態の半導
体装置でも、上記の第2の実施の形態と同様な効果を得
ることができる。
体装置の保護素子の配置構造を示す透視平面図であり、
図10(a)はパッド構造を示す透視平面図、図10
(b)は下層金属配線のパッド下の保護素子透視平面図
である。本実施の形態は、図1の本発明の第1の実施の
形態の半導体装置において、正八角形のパッドを円形パ
ッドに置換えた場合である。本実施の形態の半導体装置
では、上記の第1の実施の形態と同様な効果が得られ
る。
体装置の保護素子の配置構造を示す透視平面図であり、
図11(a)はパッド構造を示す透視平面図、図11
(b)は下層金属配線のパッド下の保護素子透視平面図
である。本実施の形態は、図10の本発明の第8の実施
の形態の半導体装置において、BVDSトランジスタ5
をダイオード素子12に代替した場合である。本実施の
形態の半導体装置でも、上記の第2の実施の形態と同様
な効果を得ることができる。
導体装置の保護素子の配置構造を示す透視平面図であ
り、図12(a)はパッド構造を示す透視平面図、図1
2(b)は下層金属配線のパッド下の保護素子透視平面
図である。本実施の形態は、図1の本発明の第1の実施
の形態の半導体装置において、正八角形のパッドを八角
形のパッドに置換えた場合である。本実施の形態の半導
体装置では、上記の第1の実施の形態と同様な効果が得
られ、また上記の第1の実施の形態の半導体装置よりも
BVDSトランジスタの拡散層の長さを広げることがで
きる。
導体装置の保護素子の配置構造を示す透視平面図であ
り、図13(a)はパッド構造を示す透視平面図、図1
3(b)は下層金属配線のパッド下の保護素子透視平面
図である。本実施の形態は、図12の本発明の第10の
実施の形態の半導体装置において、BVDSトランジス
タ5をダイオード素子12に代替した場合である。本実
施の形態の半導体装置は、上記の第2の実施の形態と同
様な効果を得ることができ、また、上記の第2の実施の
形態の半導体装置よりもBVDSトランジスタの拡散層
の長さを広げることができる。
は、P型Si基板11上にP型ウェルを形成し、このP
型ウェル領域内にNPNバイポーラトランジスタのパン
チスルー素子6、N型拡散層のソース・ドレインを有す
るBVDSトランジスタ5、N型拡散層9とP型拡散層
10から構成されたダイオード素子の保護素子について
説明したが、P型Si基板にN型ウェル領域を形成し、
この領域内にPNPバイポーラトランジスタのパンチス
ルー素子、P型拡散層のソース・ドレインを有するBV
DSトランジスタやN型拡散層とP型拡散層から構成さ
れたダイオード素子の保護素子を形成する場合にも、本
発明は適用できる。
の半導体装置における上層金属配線のパッド形状は上記
の説明に限定されるものでなく、自由なパッド形状を選
択でき、また上層金属配線のパッドの層数は、さらに任
意に増加することができる。
2種類の保護素子を配置したが、3種類の保護素子を配
置することもできる。
果が得られる。 (1)保護素子は、パッド縁部領域下に配置され、パッ
ドが多層構造のために、パッド中心部に対してボンディ
ングする場合の衝撃の影響を受けにくい。 (2)多角形パッドの辺すべてまたは円形パッドの円周
領域下に保護素子を配置し、最下層金属配線のパッドの
周りに放電線を配置することによって、パッドに印加さ
れた異常電圧をパッドのすべての方向に対して同様の耐
圧を持たせ、異常電圧の影響をパッド内で吸収でき、内
部回路への影響を極力抑えることができる。 (3)各パッド下の保護素子の放電線までの配線長が等
しくできるために、各パッド間で耐圧の差を抑制でき
る。
素子の配置構造を示す透視平面図である。
図である。
素子の配置構造を示す透視平面図である。
図である。
素子の配置構造を示す透視平面図である。
素子の配置構造を示す透視平面図である。
素子の配置構造を示す透視平面図である。
素子の配置構造を示す透視平面図である。
素子の配置構造を示す透視平面図である。
護素子の配置構造を示す透視平面図である。
護素子の配置構造を示す透視平面図である。
保護素子の配置構造を示す透視平面図である。
保護素子の配置構造を示す透視平面図である。
概略回路図である。
Claims (9)
- 【請求項1】 第1導電型の半導体基板の第1導電型ま
たは第2導電型のウェル領域上に形成された金属配線パ
ッド下に複数の保護素子を備え、前記金属配線パッドが
2層以上から構成され、前記金属配線パッドの最下層金
属配線パッドと同一層に前記最下層金属配線パッドを所
定の間隙で囲むリング状の放電線が形成され、前記金属
配線パッドの縁部領域下に前記保護素子が配置されてい
ることを特徴とする半導体装置。 - 【請求項2】 前記保護素子が前記ウェル領域内に形成
された第1および第2の拡散層を有し、前記第1の拡散
層が前記放電線に接続され、前記第2の拡散層が前記最
下層金属配線パッドに接続されていることを特徴とする
請求項1記載の半導体装置。 - 【請求項3】 前記下層金属配線パッド下に配置される
前記保護素子が、BVDSトランジスタ,パンチスルー
素子,ダイオード素子の少なくとも2種類の保護素子か
ら構成されることを特徴とする請求項1または2記載の
半導体装置。 - 【請求項4】 前記複数の前記保護素子が点対称的かつ
線対称的に前記下層金属配線パッド下に配置されている
ことを特徴とする請求項1〜3のいずれかに記載の半導
体装置。 - 【請求項5】 前記複数の前記保護素子が点対称的に前
記下層金属配線パッド下に配置されていることを特徴と
する請求項1〜3のいずれかに記載の半導体装置。 - 【請求項6】 前記放電線が該放電線と同一層に形成さ
れた共通放電線に接続されていることを特徴とする請求
項1〜5のいずれかに記載の半導体装置。 - 【請求項7】 前記リング状の前記放電線が電源端子、
グランドまたは前記半導体基板に接続されることを特徴
とする請求項1〜6のいずれかに記載の半導体装置。 - 【請求項8】 前記金属配線パッドおよび前記リング状
の前記放電線がAl,Al合金,CuまたはCu合金か
ら構成されることを特徴とする請求項1〜7のいずれか
に記載の半導体装置。 - 【請求項9】 前記下層金属配線パッドおよび前記およ
び前記リング状の前記放電線が正n角形(nは4以上の
偶数)または円形であることを特徴とする請求項1〜8
のいずれかに記載の半導体装置。
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RD01 | Notification of change of attorney |
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A977 | Report on retrieval |
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RD01 | Notification of change of attorney |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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