KR20060089673A - 반도체 집적 회로 디바이스 및 그 제조 방법 - Google Patents

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KR20060089673A
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세이코 인스트루 가부시키가이샤
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    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements

Abstract

아날로그 반도체 디바이스 및 완전 공핍형 SOI 디바이스 구조물을 갖는 전력 관리 반도체 디바이스에서 충분한 ESD 강도를 보장하면서 내부 소자를 ESD로부터 보호하는 ESD 보호 디바이스를 갖는 ESD 보호 회로가 그 면적이 감소되면서 제공된다. SOI 반도체 박막 층 상에 형성된 NMOS 보호 트랜지스터는 반도체 박막 층 상에 형성된 완전 공핍형 SOI CMOS인 내부 소자의 출력 단자, 특히 NMOS 출력 단자에서 ESD 보호 디바이스로서 사용되며, 반도체 지지 기판 상에 형성된 NMOS 보호 트랜지스터는 내부 소자의 입력 보호를 위해서 사용된다.

Description

반도체 집적 회로 디바이스 및 그 제조 방법{Semiconductor integrated circuit device and method of manufacturing the same}
도 1은 본 발명의 일 실시예에 따르는 반도체 집적 회로 디바이스를 도시하는 개략 단면도이다.
도 2a 및 도 2b는 본 발명에 따르는 CMOS 출력형 내부 소자를 위한 보호 회로의 구성도이다.
도 3은 본 발명에 따르는 NMOS 출력형 내부 소자를 위한 보호 회로의 구성도이다.
도 4a 및 도 4b는 본 발명에 따르는 PMOS 출력형 내부 소자를 위한 보호 회로의 구성도이다.
도 5는 본 발명의 다른 실시예에 따르는 반도체 집적 회로 디바이스를 도시하는 개략 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따르는 반도체 집적 회로 디바이스를 도시하는 개략 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따르는 반도체 집적 회로 디바이스를 도시하는 개략 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따르는 반도체 집적 회로 디바이스를 도 시하는 개략 단면도이다.
도 9는 종래의 반도체 집적 회로 디바이스를 도시하는 개략 단면도이다.
도 10은 종래의 다른 반도체 집적 회로 디바이스를 도시하는 개략 단면도이다.
도 11은 종래의 또 다른 반도체 집적 회로 디바이스를 도시하는 개략 단면도이다.
도 12는 종래의 또 다른 반도체 집적 회로 디바이스를 도시하는 개략 단면도이다.
도 13a 및 도 13b는 종래의 CMOS 출력형 내부 소자를 위한 보호 회로의 구성도이다.
도 14a 및 도 14b는 종래의 NMOS 출력형 내부 소자를 위한 보호 회로의 구성도이다.
도 15a 및 도 15b는 종래의 PMOS 출력형 내부 소자를 위한 보호 회로의 구성도이다.
도 16 내지 도 28은 본 발명의 일 실시예에 따르는 반도체 집적 회로 디바이스를 제조하는 방법을 나타내기 위해 공정 단계의 순서로 배열된 단면도이다.
〈도면의 주요부분에 대한 부호의 설명〉
101 : 반도체 지지 기판 102 : 반도체 박막 층
103 : 매립 절연 막 105 : 소스 또는 드레인
106 : 소스 또는 드레인 107 : 게이트 절연 막
108 : 필드 절연 막 109,110 : 다결정 실리콘
111 : 제 1 NMOS 트랜지스터 112 : 제 1 PMOS 트랜지스터
113, 114 : ESD 보호 트랜지스터
본 발명은 완전 공핍형 SOI 디바이스 구조물을 갖는 저전압 동작 전계 효과 트랜지스터를 갖는 전력 관리 반도체 디바이스 및 아날로그 반도체 디바이스에 관한 것이다.
다결정 실리콘 등으로 만들어진 저항과 N 타입 및 P 타입 MOS 트랜지스터 등의 전계 효과 트랜지스터를 사용하는 반도체 집적 회로 디바이스에서, 예를 들면 정전기에 의해 발생된 과전류의 입력으로 인해 내부 회로를 구성하는 내부 소자가 파괴되는 것을 방지하기 위해 내부 회로 및 외부 입출력 단자 사이에 입력 보호 디바이스 또는 출력 보호 디바이스를 설치하는 것이 일반적이다. 이 유형의 종래의 보호 회로를 갖는 반도체 집적 회로 디바이스에서 입/출력 회로부의 일례가 도 13a, 13b, 도 14a, 도 14b, 도 15a 및 도 15b에 도시되어 있다.
도 13a, 13b는 CMOS 구조를 갖는 내부 소자(10)로서, N 타입 MOS 트랜지스터 및 P 타입 MOS 트랜지스터로 구성된 CMOS 인버터(10)를 나타낸다. N 타입 MOS 트랜지스터는 보호 디바이스(20)로서, 각각 CMOS 인버터(11)와 입력 단자(301) 사이, CMOS 인버터(11)와 출력 단자(302) 사이 및 Vdd 라인(303)과 Vss 라인(304) 사이에 설치된다. 내부 소자의 회로 구조는 설명을 위해 CMOS 인버터(10)로 표현된다.
상기 설명된 구조에서, 예를 들면 과도한 음 전압이 입력 또는 출력 단자에 인가되면, 보호 디바이스(20)로서 기능하는 NMOS 트랜지스터의 PN 접합부가 포워드 바이어스되고, 보호 NMOS 트랜지스터에 전류가 흐르게 하여, 보호 NMOS 트랜지스터는 내부 소자를 보호한다. 한편, 예를 들면 과도한 양 전압이 인가되면, 보호 디바이스(20)로서 기능하는 NMOS 트랜지스터의 PN 접합부가 애벌랜치 항복(avalanche breakdown)되어, 보호 NMOS 트랜지스터에 전류가 흐르게 한다. 이와 같이, 과전류가 입출력 보호 디바이스를 통해 직접 접지 기판에 인도되어 내부 소자로 흐르는 것이 방지된다.
유사한 ESD 보호 메카니즘이 도 14a 및 도 14b에서 내부 소자(10)를 구성하는 NMOS 트랜지스터(113)의 입출력 보호를 위해 사용되고, 도 15a 및 도 15b에서 내부 소자(10)를 구성하는 PMOS 트랜지스터(113)의 입출력 보호를 위해 사용된다.
일반적으로, 반도체 기판/매립 절연 막/반도체 층 구조를 갖는 SOI(Silicon On Insulator : 실리콘 온 절연체) 기판에 형성된 디바이스 소자, 특히 박막 SOI 기판 상 형성된 디바이스 소자는 매립 절연 막 및 디바이스 격리 막에 의해 둘러싸여 있기 때문에, 빈약한 열 방출 특성을 갖고 있어서, 과전류로부터 발생된 열에 의해 손상 받기 쉽다. 그러므로, SOI 디바이스는 구조적으로 ESD에 대해서 손상 받기 쉽다. 따라서, SOI 반도체 박막 층에 형성된 ESD 보호 디바이스가 쉽게 고장나, SOI 디바이스에 충분한 ESD 내성을 주기 위해 각종 수단이 강구된다.
예를 들면, CMOS 버퍼 타입 ESD 보호 회로가 내부 소자를 위한 입력 보호 디 바이스로서 SOI 기판 상에 형성되는 반도체 집적 회로 디바이스의 ESD 내성을 개선하기 위해, PNP 및 NPN 다이오드가 CMOS 버퍼 타입 ESD 보호 회로의 상향 부분에 추가된다(예를 들면, JP 3447372 B (6페이지, 도 2)참조)
예를 들면, JP 04-345064 A(9페이지, 도 1) 및 JP 08-181219 A(5페이지, 도 1)는 반도체 박막 층 및 매립 절연 막을 부분적으로 제거함으로써 만들어진 개구 내에 입력 보호 디바이스가 반도체 지지 기판 상에 형성되면서 내부 소자(10)가 SOI 반도체 박막 층 상에 형성되는 반도체 집적 회로 디바이스에 있어서 충분한 ESD 내성을 얻기 위한 수단 중 하나를 도시하고 있다.
도 13b, 도 14b 및 도 15b에 나타낸 것 같이, SOI 기판의 반도체 박막 층상에 ESD 보호 디바이스를 형성하는 경우에, 충분한 ESD 내성을 얻기 위해, 보호 디바이스는 크기가 커야 하거나 많은 보호 디바이스가 필요하고, 따라서 보호 회로 면적의 증가로 인한 칩 면적의 증가를 가져온다.
한편, 도 13a, 도 14a 및 도 15a에서, SOI 기판의 반도체 지지 기판 상에 보호 디바이스를 형성하는 경우에, 보호 디바이스는 자신이 충분한 ESD 내성을 갖기 때문에, 충분히 입력 보호 디바이스로서 동작할 수 있으므로, 내전압을 증가시키는 것을 가능하게 한다. 그러나, 내부 소자를 위한 출력 보호의 경우에, 이 구조에서는 다음과 같은 이유 때문에 내부 소자가 항복 현상에 손상을 받기 쉽다.
ESD 노이즈가 들어올 때, 내부 소자에 도달하기 전에, ESD 보호 디바이스에 인도되도록 SOI 디바이스가 통상적으로 설계된다. 반도체 지지 기판 상의 ESD 보호 디바이스가 동작하는 트리거 전압이 내부 소자, 특히 NMOS 트랜지스터의 트리거 전 압보다 높다. ESD 노이즈가 출력 단자(302)로부터 들어올 때, 특히 보호 디바이스가 동작을 개시하기 전에, 노이즈는 SOI 반도체 박막 층 상에 형성된 내부 소자, 특히 NMOS 트랜지스터로 흐르게 되고, 이는 기생 양극성 동작을 유발하여 내부 소자를 파괴한다.
따라서, ESD 보호 디바이스는 ESD 보호를 위해서 내부 소자의 내전압보다 낮은 동작 전압을 가져야 하며 보호 회로는 파괴에 대해 충분한 강도를 보장하면서 면적은 저감되어야 한다.
상술한 문제들을 해결하기 위해서, 본 발명은 다음과 같은 구성을 사용한다.
본 발명의 제 1 측면에 따라서, 제 1 NMOS 트랜지스터 및 제 1 PMOS 트랜지스터를 포함하는 CMOS 디바이스로서, 상기 MOS 트랜지스터들은 SOI(실리콘 온 절연체) 기판의 반도체 박막 층 상에 형성되고, 상기 SOI 기판은 반도체 지지 기판 상에 형성된 매립 절연 막을 포함하며, 상기 반도체 박막 층은 상기 매립 절연 막 상에 형성된, CMOS 디바이스와, 상기 반도체 박막 층 상에 배치된 출력 보호용 제 2 NMOS 트랜지스터와, 상기 SOI 기판의 상기 반도체 박막 층과 상기 매립 절연 막을 부분적으로 제거함으로써 상기 반도체 지지 기판 상에 생성된 개구 내에 배치된 입력 보호용 제 3 NMOS 트랜지스터를 포함하는 반도체 집적 회로 디바이스가 제공된다.
본 발명의 제 2 측면에 따라서, 제 1 NMOS 트랜지스터 및 제 1 PMOS 트랜지스터를 포함하는 CMOS 디바이스로서, 상기 MOS 트랜지스터들은 SOI(실리콘 온 절연 체) 기판의 반도체 박막 층 상에 형성되고, 상기 SOI 기판은 반도체 지지 기판 상에 형성된 매립 절연 막을 포함하며, 상기 반도체 박막 층은 상기 매립 절연 막 상에 형성된, CMOS 디바이스와, 저항과, 상기 반도체 박막 층 상에 배치된 출력 보호용 제 2 NMOS 트랜지스터와, 상기 SOI 기판의 상기 반도체 박막 층과 상기 매립 절연 막을 부분적으로 제거함으로써 상기 반도체 지지 기판 상에 생성된 개구 내에 배치된 입력 보호용 제 3 NMOS 트랜지스터를 포함하는 반도체 집적 회로 디바이스가 제공된다.
본 발명의 제 3 측면에 따라서, 상기 반도체 박막 층 상에 배치된 상기 출력 보호용 제 2 NMOS 트랜지스터는 상기 제 1 NMOS 트랜지스터의 출력 보호를 위해서 상기 제 1 NMOS 트랜지스터의 소스 또는 드레인에 접속되며 상기 제 1 PMOS 트랜지스터의 출력 보호를 위해서 상기 제 1 PMOS 트랜지스터의 소스 또는 드레인에 접속되고, 상기 반도체 지지 기판 상에 생성된 개구 내에 배치된 상기 제 3 NMOS 트랜지스터는 게이트 입력 보호를 위해서 입력 단자에 접속되는 반도체 집적 회로 디바이스가 제공된다.
본 발명의 제 4 측면에 따라서, 상기 반도체 박막 층 상에 배치된 상기 출력 보호용 제 2 NMOS 트랜지스터는 출력 보호를 위해서 상기 제 1 NMOS 트랜지스터의 소스 또는 드레인에 접속되며, 상기 소스 또는 드레인은 단자를 통해서 외부로 접속되고, 상기 반도체 지지 기판 상에 생성된 개구 내에 배치된 상기 제 3 NMOS 트랜지스터는 상기 제 1 NMOS 트랜지스터 및 상기 제 1 PMOS 트랜지스터의 게이트 입력 보호를 위해서 입력 단자에 접속되는 반도체 집적 회로 디바이스가 제공된다.
본 발명의 제 5 측면에 따라서, 상기 제 1 NMOS 트랜지스터는 N 타입 도전성의 전극을 가지며, 상기 제 1 PMOS 트랜지스터는 P 타입 도전성의 전극을 가지고, 상기 제 2 NMOS 트랜지스터 및 상기 제 3 NMOS 트랜지스터는 N 타입 도전성의 전극을 갖는 반도체 집적 회로 디바이스가 제공된다.
본 발명의 제 6 측면에 따라서, 상기 제 1 NMOS 트랜지스터는 N 타입 도전성의 전극을 가지며, 상기 제 1 PMOS 트랜지스터는 P 타입 도전성의 전극을 가지고, 상기 제 2 NMOS 트랜지스터 및 상기 제 3 NMOS 트랜지스터는 P 타입 도전성의 전극을 갖는 반도체 집적 회로 디바이스가 제공된다.
본 발명의 제 7 측면에 따라서, 상기 제 1 NMOS 트랜지스터의 N 타입 게이트 전극, 상기 제 1 PMOS 트랜지스터의 P 타입 게이트 전극 및 상기 제 2 NMOS 트랜지스터와 상기 제 3 NMOS 트랜지스터의 게이트 전극은 제 1 다결정 실리콘과 고 용융점 금속 실리사이드의 라미네이트된 구조(laminated structure)를 포함하는 폴리사이드 구조(polycide structure)를 갖는 반도체 집적 회로 디바이스가 제공된다.
본 발명의 제 8 측면에 따라서, 상기 제 1 NMOS 트랜지스터의 N 타입 게이트 전극, 상기 제 1 PMOS 트랜지스터의 P 타입 게이트 전극 및 상기 제 2 NMOS 트랜지스터와 상기 제 3 NMOS 트랜지스터의 게이트 전극은 제 1 다결정 실리콘으로 구성되는 반도체 집적 회로 디바이스가 제공된다.
본 발명의 제 9 측면에 따라서, 상기 저항은 상기 제 1 NMOS 트랜지스터, 상기 제 1 PMOS 트랜지스터, 상기 제 2 NMOS 트랜지스터 및 상기 제 3 NMOS 트랜지스터의 게이트 전극을 구성하는 제 1 다결정 실리콘의 두께와 다른 두께를 갖는 제 2 다결정 실리콘으로 구성되는 반도체 집적 회로 디바이스가 제공된다.
본 발명의 제 10 측면에 따라서, 상기 저항은 상기 반도체 박막 층을 구성하는 단결정 실리콘으로 구성되는 반도체 집적 회로 디바이스가 제공된다.
본 발명의 제 11 측면에 따라서, 상기 저항은 박막 금속 저항으로 구성되는 반도체 집적 회로 디바이스가 제공된다.
본 발명의 제 12 측면에 따라서, 상기 박막 금속 저항은 Ni-Cr 합금, 크롬 실리사이드, 몰리브덴 실리사이드(molybdenum silicide) 및 β 페라이트 실리사이드로부터 선택되는 일종인 반도체 집적 회로 디바이스가 제공된다.
본 발명의 제 13 측면에 따라서, 상기 SOI 기판을 구성하는 상기 반도체 박막 층은 0.05 ㎛ 내지 0.2 ㎛의 두께를 갖는 반도체 집적 회로 디바이스가 제공된다.
본 발명의 제 14 측면에 따라서, 상기 SOI 기판을 구성하는 상기 매립 절연 막은 0.1 ㎛ 내지 0.5 ㎛의 두께를 갖는 반도체 집적 회로 디바이스가 제공된다.
본 발명의 제 15 측면에 따라서, 상기 SOI 기판을 구성하는 상기 매립 절연 막은 세라믹으로 구성되는 반도체 집적 회로 디바이스가 제공된다.
본 발명의 제 16 측면에 따라서, 상기 세라믹은 유리, 사파이어, 실리콘 산화물 및 실리콘 질화물로부터 선택된 일종인 반도체 집적 회로 디바이스가 제공된다.
본 발명의 제 17 측면에 따라서, 제 1 NMOS 트랜지스터 및 제 1 PMOS 트랜지스터를 포함하는 CMOS 디바이스로서, 상기 MOS 트랜지스터들은 SOI(실리콘 온 절연 체) 기판의 반도체 박막 층 상에 형성되고, 상기 SOI 기판은 반도체 지지 기판 상에 형성된 매립 절연 막을 포함하며, 상기 반도체 박막 층은 상기 매립 절연 막 상에 형성된, CMOS 디바이스와, 저항과, 상기 반도체 박막 층 상에 배치된 출력 보호용 제 2 NMOS 트랜지스터와, 상기 반도체 지지 기판 상에 배치된 입력 보호용 제 3 NMOS 트랜지스터를 포함하는 반도체 집적 회로 디바이스의 제조 방법이 제공되며, 이 방법은 입력 보호를 수행하는 상기 제 3 NMOS 트랜지스터를 상기 반도체 지지 기판 상에 형성하기 위해서 상기 반도체 박막 층 상에 포토레지스트를 패터닝하는 단계와, 상기 SOI 기판의 상기 반도체 박막 층 및 상기 매립 절연 막을 에칭하여 부분적으로 제거함으로써 상기 반도체 지지 기판을 노출시켜서 개구를 형성하는 단계와, 상기 매립 절연 막에 도달하기에 충분하게 두꺼운 크기의 두께를 갖는 디바이스 격리 절연 막을 열적 산화에 의해서 형성하는 단계와, 열적 산화에 의해서 게이트 절연 막을 형성하는 단계와, 상기 게이트 절연 막 상에 제 1 다결정 실리콘을 500 내지 2500 Å의 두께로 증착하는 단계와, 상기 제 1 다결정 실리콘 상에 포토레지스트를 패터닝하고 1 × 1018 원자/cm3 이상의 불순물 농도를 달성하여 상기 제 1 다결정 실리콘의 도전성 타입을 부분 및 선택적으로 N 타입으로 만들도록 상기 제 1 다결정 실리콘을 불순물로 도핑하는 단계와, 상기 제 1 다결정 실리콘 상에 포토레지스트를 패터닝하고 1 × 1018 원자/cm3 이상의 불순물 농도를 달성하여 상기 제 1 다결정 실리콘의 도전성 타입을 부분 및 선택적으로 P 타입으로 만들도록 상기 제 1 다결정 실리콘을 불순물로 도핑하는 단계와, 상기 제 1 다결정 실리콘 상 에 고 용융점 금속 실리사이드를 500 내지 2500 Å의 두께로 증착하는 단계와, 상기 제 1 다결정 실리콘 및 상기 고 용융점 금속 실리사이드를 에칭함으로써 게이트 전극을 형성하는 단계와, 상기 디바이스 격리 절연 막 상에 제 2 다결정 실리콘을 500 내지 2500 Å의 두께로 증착하는 단계와, 상기 제 2 다결정 실리콘을 불순물로 도핑하는 단계와, 상기 제 2 다결정 실리콘을 에칭하여 상기 저항을 형성하는 단계와, 상기 제 1 NMOS 트랜지스터, 상기 제 2 NMOS 트랜지스터 및 상기 제 3 NMOS 트랜지스터의 소스 및 드레인 역할을 하는 영역을 형성하도록 포토레지스트를 패터닝하고 상기 반도체 박막 층 및 상기 반도체 지지 기판을 N 타입 불순물로 부분 및 선택적으로 도핑하는 단계와, 상기 제 1 PMOS 트랜지스터의 소스 및 드레인 역할을 하는 영역을 형성하도록 포토레지스트를 패터닝하고 상기 반도체 박막 층 및 상기 반도체 지지 기판을 P 타입 불순물로 부분 및 선택적으로 도핑하는 단계와, 상기 SOI 기판 상에 중간 절연 막을 형성하는 단계와, 상기 SOI 기판 상에 형성된 상기 중간 절연 막 내에 컨택트 홀(contact hole)을 형성하는 단계와, 상기 컨택트 홀 내에 금속 배선을 형성하는 단계와, 보호 막을 형성하는 단계를 포함한다.
본 발명의 제 18 측면에 따라서, 상기 반도체 박막 층을 제거한 후에, 등방성 습식 에칭이 사용되어 상기 매립 절연 막을 제거하는 반도체 집적 회로 디바이스 제조 방법이 제공된다.
본 발명의 제 19 측면에 따라서, 상기 반도체 박막 층을 제거한 후에, 이방성 건식 에칭이 사용되어 상기 매립 절연 막을 제거하는 반도체 집적 회로 디바이스 제조 방법이 제공된다.
본 발명의 제 20 측면에 따라서, 상기 반도체 박막 층을 제거한 후에, 상기 매립 절연 막의 절반이 이방성 건식 에칭에 의해서 제거되고 이어서 등방성 습식 에칭이 사용되어 나머지 매립 절연 막을 제거하는 반도체 집적 회로 디바이스 제조 방법이 제공된다.
상술한 바와 같이, 반도체 집적 회로 디바이스에서, SOI 반도체 박막 층 상에 형성된 NMOS 보호 트랜지스터를 반도체 박막 층 상에 형성된 내부 소자, 특히 NMOS 출력 단자를 위한 EDS 보호 디바이스로서 사용하고 반도체 지지 기판 상에 형성된 NMOS 보호 트랜지스터를 내부 소자를 위한 입력 보호 디바이스로서 사용하면, 내부 소자 앞에서 ESD 노이즈가 흡수되어서 ESD 노이즈에 약한 반도체 박막 상의 내부 소자의 입력 및 출력이 보호되고 충분한 ESD 강도를 보장하면서 보호 회로 면적이 감소될 수 있다.
보호 효과는 입출력 전기 특성이 중요한 전력 관리 반도체 집적 회로 디바이스 및 아날로그 반도체 집적 회로 디바이스에서 특히 현저하다.
이하 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 상세히 설명한다. 도 1은 본 발명에 따르는 반도체 집적 회로 디바이스의 일 실시예를 도시하는 개략 단면도이다. 도 2a 및 2b, 도 3, 및 도 4a 및 4b는 도 1의 반도체 집적 회로 내에 형성된 내부 소자들을 이용한 보호 회로를 도시한다.
도 1의 SOI 기판은 예컨대, P 타입 단결정 실리콘으로 만들어진 반도체 지지 기판(101), 매립 절연 막(103), 및 디바이스들을 형성하는데 이용되는 P 타입 단결 정 실리콘으로 만들어진 반도체 박막 층(102)으로 구성된다. P 타입 반도체 박막 층(102) 상에는 CMOS 인버터 및 P 타입 도전성 저항(P-저항)(115)이 형성된다. CMOS 인버터(10)는 제 1 N채널 MOS 트랜지스터(이하 NMOS라고 한다)(111) 및 제 1 P채널 MOS 트랜지스터(이하 PMOS라고 한다)(112)로 구성되는 내부 소자(10)로서 역할을 한다. P-저항(115)은 다결정 실리콘으로 만들어지고 저항 디바이스(30)로서 역할을 한다. 내부 소자(10)는 CMOS 인버터(10)로 한정되지 않고, 여러 가지 다른 회로가 내부 소자(10)로서 역할을 할 수 있다.
도 1에 도시된 반도체 집적 회로 디바이스는, 각기 반도체 박막 층(102) 상에 형성된 제 2 NMOS 트랜지스터 및 반도체 지지 기판(101) 상에 형성된 제 3 NMOS 트랜지스터인 NMOS ESD 보호 트랜지스터(이하 NMOS 보호 트랜지스터라고 한다)(114 및 113)를 보호 디바이스(20)로서 구비한다.
박막 SOI 디바이스에서, 특히 저전압 동작 및 저전력 소비 시에 큰 이점을 갖는 완전 공핍형(FD) SOI 디바이스에서의 CMOS의 구조는 소위 단극성(unipolar) 게이트 구조이다. 도 1의 CMOS 인버터(10)는, 후술하는 바와 같이, NMOS 트랜지스터(111)의 게이트 전극이 N+ 다결정 실리콘(109)으로 만들어지고, PMOS 트랜지스터(112)의 게이트 전극이 P+ 다결정 실리콘으로 만들어진, 단극성 게이트 구조를 갖는다. 이하의 설명에서 SOI 디바이스는 FD 구조를 갖는다. 트랜지스터 게이트 전극을 형성하기 위해 사용되는 다결정 실리콘은 제 1 다결정 실리콘이라고 한다.
NMOS 트랜지스터(111)는 P 타입 반도체 박막 층(102) 상에 배치되는 소스 및 드레인으로서 역할을 하는 N+ 불순물 확산 층(105), 및 소위 폴리사이드(polycide) 구조를 갖는 게이트 전극으로 구성된다. NMOS 트랜지스터(111)의 게이트 전극은, 산화 막 등으로 만들어진 게이트 절연 막(107) 상에 증착되는 N+ 다결정 실리콘(109) 상에, 텅스텐 실리사이드, 몰리브덴 실리사이드, 티타늄 실리사이드, 또는 백금 실리사이드와 같은 고 용융점 금속 실리사이드(117)를 증착함으로써, 얻어진다. PMOS 트랜지스터(112)는 P+ 불순물 확산 층(106) 및 폴리사이드 구조 게이트 전극으로 구성된다. P+ 불순물 확산 층(106)은 P 타입 반도체 박막 층(102) 내에 N 웰(well)로서 형성되는 N 타입 반도체 박막 층(104) 상에 배치되는 소스 및 드레인 역할을 한다. PMOS 트랜지스터(112)의 게이트 전극은 NMOS 트랜지스터(111)에서와 같이 산화 막 등으로 만들어진 게이트 절연 막(107) 상에 고 용융점 실리사이드(117) 및 P+ 다결정 실리콘(110)을 증착함으로써 얻어진다.
NMOS 트랜지스터(111) 및 PMOS 트랜지스터(112)는 예컨대, LOCOS(Local Oxidation of Silicon: 실리콘의 국부 산화) 방법을 통해 형성되는 필드 절연 막(108) 및 매립 절연 막(103)에 의해 서로 완전히 격리된다.
예컨대, 고저항의 P-저항이 저항 디바이스(30)로서 역할을 하기 위해 필드 절연 막(108) 상에 형성된다. 저항 디바이스(30)는 분압하기 위한 아날로그 회로인 블리더 분압기 회로(bleeder voltage divider circuit) 또는 시정수를 발생하는 CR 회로용으로 사용된다. 이 실시예의 P-저항은 다결정 실리콘으로 형성된다.
보호 디바이스(20)를 구성하는 NMOS 보호 트랜지스터(113)는, 소스 및 드레인으로서 역할을 하는 N+ 불순물 확산 층(105), 및 폴리사이드 구조 게이트 전극으로 구성된다. NMOS 보호 트랜지스터(113)의 N+ 불순물 확산 층(105)은 반도체 박 막 층(102) 및 매립 절연 막(103)을 부분적으로 제거함으로써 외부에 노출되는 반도체 지지 기판(101) 상에 형성된다. NMOS 트랜지스터(113)의 게이트 전극은 내부 소자(10)의 NMOS 트랜지스터(111)에서와 같이, 산화 막 등으로 만들어진 게이트 절연 막(107) 상에 N+ 다결정 실리콘(109) 및 고 용융점 실리사이드(117)를 증착함으로써 얻어진다.
보호 디바이스(20)를 구성하는 NMOS 보호 트랜지스터(114)는 유사하게, P 타입 반도체 박막 층(102) 상의 소스 및 드레인으로서 역할을 하는 N+ 불순물 확산 층(105)과 폴리사이드 구조 게이트 전극으로 구성된다. NMOS 보호 트랜지스터(114)의 게이트 전극은 산화 막 등으로 만들어진 게이트 절연 막(107) 상에 N+ 다결정 실리콘(109) 및 고 용융점 실리사이드(117)를 증착함으로써 얻어진다.
종래의 구성을 각각 도시하는 도 9 및 도 10에서, ESD 보호 디바이스(20)는 반도체 지지 기판(201) 상에 형성된 NMOS 보호 트랜지스터(213) 단독으로 이루어지고, 내부 소자(10)의 입/출력 보호를 위해서 작용한다. NMOS 보호 트랜지스터(213)는 ESD 노이즈에 대해 내성을 가지므로, 내부 보호를 위해서 충분히 작용한다.
출력 보호에 있어서, ESD 서지(surge)를 회피하기 위해 NMOS 보호 트랜지스터의 스냅 백(snapping back)은 내부 소자의 스냅 백보다, 특히 NMOS 트랜지스터의 스냅 백보다 우선해야 한다. 구체적으로는, NMOS의 스냅 백 특성이 NMOS 보호 트랜지스터에 대해 효력을 나타내는 트리거 전압(이하 Vtrig라고 한다)은 내부 소자를 구성하는 NMOS 트랜지스터에 대해 효력을 나타내는 트리거 전압보다 낮아야 한다. NMOS 보호 트랜지스터의 스냅 백 특성으로서 기생 양극성 동작을 유지하는 유지 전압(이하 Vhold라고 한다)도 NMOS 트랜지스터의 스냅 백 특성으로서 기생 양극성 동작을 유지하는 유지 전압보다 낮아야 한다. 이들 요건들을 충족시키는 NMOS 보호 트랜지스터가 내부 소자를 ESD 노이즈로부터 보호할 수 있다.
반도체 박막 층(202)의 두께가 예컨대, 900Å일 때, 내부 소자(10) 중 하나이고 FD S0I 디바이스인 NMOS 트랜지스터(211)는 약 2V∼8V의 Vtrig 및 약 2V∼5V의 Vhold를 갖는 한편, NMOS 보호 트랜지스터(213)는 최소 약 8V의 Vtrig 및 약 6V의 Vhold를 갖는다. 따라서, ESD 노이즈가 외부 단자로부터 입력될 때, NMOS 보호 트랜지스터(213)가 모든 서지를 흡수할 수 없고 내부 소자(10)로의 노이즈 흐름으로부터 내부 소자(10)를 보호하지 못하게 될 가능성이 있다.
다른 종래의 구성을 각각 도시하는 도 11 및 도 12에서, ESD 보호 디바이스(20)는 반도체 박막 층(202) 상에 형성된 NMOS 보호 트랜지스터(214) 단독으로 이루어지고, 내부 소자(10)의 입/출력 보호로 작용한다. 반도체 박막 상의 NMOS 보호 트랜지스터(214)는 반도체 지지 기판 상의 NMOS 보호 트랜지스터보다 자신의 Vtrig 및 Vhold를 내부 소자(10)를 구성하는 NMOS 트랜지스터의 Vtrig 및 Vhold보다 낮게 설정하는데 있어서 용이하다. 따라서, 스냅 백은 내부 소자(10)의 NMOS 트랜지스터에서 보다 NMOS 보호 트랜지스터(214)에서 조기에 발생하며 따라서 ESD 서지는 NMOS 보호 디바이스로 인도될 수 있다.
그러나, 반도체 박막 층 상에 형성된 디바이스는 디바이스 격리를 위한 매립 절연 막(203) 및 필드 절연 막(207)으로 둘러싸여 있어, 열이 디바이스의 내부에 남아 있기 쉬워져, 반도체 박막 층 상의 디바이스의 ESD 허용치가 반도체 지지 기판 상에 형성된 디바이스 또는 벌크 상의 디바이스의 ESD 허용치보다 매우 낮아져서, 디바이스가 ESD 노이즈에 피해를 입게 된다. ESD 허용치를 증가시키기 위해, NMOS 보호 트랜지스터(214)는 매우 큰 면적을 가져야 한다.
이와 대비하여, 도 1에 도시된 실시예는 보호 디바이스(20)를 구성하기 위해 2개의 NMOS 보호 트랜지스터(113 및 114)를 채용하여, NMOS 보호 트랜지스터(113)가 내부 소자(10)의 게이트 입력에 대한 ESD 보호를 제공하고 NMOS 보호 트랜지스터(114)가 내부 소자(10)에 대한 출력 보호를 제공한다. 그에 따라 입력 보호 및 출력 보호를 위해 별개의 디바이스를 사용함으로써, FD SOI 디바이스인 내부 소자의 입력 및 출력 모두가 확실히 보호될 수 있고, 보호 디바이스 면적이 감소될 수 있다.
도 1에 도시된 실시예에서, 내부 소자(10)를 구성하는 NMOS 트랜지스터(111)의 소스 및 드레인으로서 역할을 하고, 보호 디바이스(20)를 구성하는 NMOS 보호 트랜지스터(113 및 114)의 소스 및 드레인으로서 역할을 하는 N+ 불순물 확산 층(105)은 인이나 비소로 형성되고, 1×1019 원자/㎤ 이상의 농도를 갖는다. N+ 불순물 확산 층(105)을 형성할 때, NMOS 트랜지스터(111)와 NMOS 보호 트랜지스터(113 및 114)의 모두에 대해 인과 비소 중에서 동일한 물질이 선택될 수 있다. 이와 달리, N+ 불순물 확산 층(105)을 형성하기 위해 NMOS 트래지스터(111)에 대해 비소가 선택되는 한편 NMOS 보호 트랜지스터(113 및 114)에 대해 인이 선택될 수 있고, 그 역도 가능하다. PMOS 트랜지스터(112)의 소스 및 드레인으로서 역할을 하는 P+ 불순물 확산 층(106)은 붕소나 BF2로 형성되고, 1×1019 원자/㎤ 이상의 농도를 갖는다.
N 타입 게이트 전극을 형성하는 N+ 다결정 실리콘(109)은 인이나 비소와 같은 1×1018 원자/㎤ 이상의 도너 불순물을 함유한다. P 타입 게이트 전극을 형성하는 P+ 다결정 실리콘(110)은 붕소나 BF2와 같은 1×1018 원자/㎤ 이상의 억셉터 불순물을 함유한다. N 타입 및 P 타입 게이트 전극의 저항은 텅스텐 실리사이드 등인 고 용융점 금속 실리사이드(117)를 N+ 다결정 실리콘(109)과 P+ 다결정 실리콘(110) 상에 증착함으로써 낮아진다. 시트 저항은 고 용융점 금속 실리사이드(117)의 타입 및 두께에 따라 변화한다. 전형적으로는, 시트 저항은 고 용융점 금속 실리사이드(117)가 500Å∼2500Å의 두께를 가질 때 십여 Ω/□∼수 Ω/□의 범위이다.
반도체 박막 층(102) 및 매립 절연 막(103)은 SOI 기판 상에 형성된 디바이스의 동작 전압에 의해 결정되는 두께를 갖는다. 매립 절연 막(103)은 주로 실리콘 산화 막으로 구성되고, 0.1㎛∼0.5㎛의 두께를 갖는다. 그 대신에, 유리, 사파이어, 실리콘 질화 막 등이 매립 절연 막(103)을 형성하는데 사용될 수도 있다. 반도체 박막 층(102)의 두께는 박막 SOI 디바이스인 완전 공핍형(FD) SOI 디바이스의 기능 및 성능에 의해 결정되며, 0.05㎛∼0.2㎛의 범위이다.
도 1에 도시된 실시예는 아날로그 회로에 사용되는 저항 디바이스(30)의 P-저항(115)을 형성하기 위해 제 2 다결정 실리콘을 채용한다. P-저항(115)은 CMOS의 게이트 전극을 구성하는 다결정 실리콘(109 및 110)을 형성하는데 사용되는 공정과 상이한 공정으로 형성된다. 예를 들면, 게이트 전극이 2000Å∼6000Å의 두께일 때, P-저항(115)은 500Å∼2500Å의 두께를 갖는다. 이것은 다결정 실리콘으로 만들어진 저항의 경우에, 저항이 더욱 가늘수록 더 높은 시트 저항을 제공하고, 더 양호한 온도 특성을 제공하며, 따라서 향상된 정확도를 제공한다. 해당 저항의 사용에 따라 변화하는 시트 저항은 통상의 분압 회로에서 수 ㏀/□∼수십 ㏀/□의 범위 내로 설정된다. 이 범위에서, P-저항(115)은 1×1014원자/㎤∼1×1018원자/㎤의 농도의 불순물로서 붕소나 BF2를 함유한다. 도 1은 P-저항(115)을 도시하고 있지만, 저항 특성 및 요구되는 제품 특성을 고려할 때, 저 저항의 P+ 저항 또는 반대되는 불순물 극성을 갖는 N 타입 저항이 대신 채용될 수도 있다.
저항 디바이스(30)가 도 2에서 입력 단자(301)나 출력 단자(302)와 내부 소자(10) 사이에 추가적으로 위치될 수 있으며, 그로 인해 ESD에 대한 보호 및 내성을 더욱 향상시킬 수 있다.
도 5는 본 발명의 다른 실시예에 따르는 반도체 집적 회로 디바이스를 도시하는 개략 단면도이다.
도 1에 도시된 본 발명의 실시예에서는 게이트 전극이 라미네이트된 폴리사이드 구조를 채용하지만, 고속으로 동작할 필요가 없고 또한 고주파수를 수용할 필 요가 없는 반도체 디바이스인 도 5의 게이트 전극은 공정수를 줄이고 비용을 저감하는 것을 목적으로 다결정 실리콘의 단일층으로 형성된다. 또한, 이 경우, FD SOI 디바이스에 의해 구성된 내부 소자의 입력/출력 보호가 보장될 수 있고, 2개의 NMOS 보호 트랜지스터(113 및 114)로 보호 디바이스(20)를 구성함으로써 보호 디바이스 면적을 감소할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 집적 회로 디바이스를 도시하는 개략적인 단면도이다. 보호 디바이스(20)를 구성하는 NMOS 보호 트랜지스터(113 및 114)의 게이트 전극이 내부 소자(10)의 NMOS 트랜지스터(111)와는 다르게 P+ 다결정 실리콘(110)과 고 용융점 금속 실리사이드(117)로 구성된 폴리사이드 구조를 가진다는 점에서 도 6은 도 1과는 상이하다.
ESD 보호 디바이스인 NMOS 보호 트랜지스터(113 및 114)는 능동 디바이스가 아니다. 따라서, 통상의 동작에서의 누설 전류를 감소시키기 위해서, NMOS 보호 트랜지스터(113 및 114)의 임계 전압은 채널 영역이 이온 주입을 통해 불순물로 도핑되는 소위 채널 도핑에 의해 1V 또는 그 이상으로 설정되어, 기판 농도를 증가시킨다.
도 6에 도시된 실시예의 경우와 같이 NMOS 보호 트랜지스터(113 및 114)의 게이트 전극에 대해 P+ 다결정 실리콘(110)을 이용하는 것은, 게이트 전극과 반도체 박막 층 사이의 일함수 관계로 인하여, 채널 도핑 공정 없이 임계 전압을 1V 또는 그 이상으로 설정하는 것을 용이하게 한다. 채널 도핑이 이 구조물에 추가되는 경우, 임계 전압은 더욱 증가될 수 있고, NMOS 보호 트랜지스터(113 및 114)의 게 이트 길이는, 누설 전류 증가 위험 없이, 짧아질 수 있다. 이는 FD SOI 디바이스인 내부 소자(10)에 달하기 이전에 ESD 노이즈를 NMOS 보호 트랜지스터(113 및 114)로 인도하는 것을 가능하게 한다.
도 7 및 8은 도 1에 도시된 본 발명의 반도체 집적 회로 디바이스용 다른 구조물을 도시하는 도면이다.
도 7은 도 1에 도시된 본 발명의 반도체 집적 회로 디바이스용 다른 구조물의 개략적 단면도이다.
도 7은 본 발명의 기본적 구조물로서, 내부 소자인 CMOS 인버터(10), ESD에 대항하여 내부 소자의 입력/출력 보호하는 NMOS 보호 트랜지스터(1123 및 114)로 구성된 보호 디바이스(20) 및 아날로그 회로에서 이용되는 저항 디바이스(30)를 도시한다. 도 1과의 차이는 저항 디바이스(30)가 다결정 실리콘 대신에 반도체 박막 층의 단결정 실리콘으로 예를 들면 P- 저항(118)으로서 형성된다는 점이다.
아날로그 회로에서, 전압은 브리더 전압 분배 회로를 통해 정확하게 분배되어야 하며, 고저항비는 브리더 저항에서 요구되는 특징 중 하나이다. 예를 들면, 칩 면적당 저항 회로(30)의 면적의 비가 매우 큰 전압 검출기(VD)의 경우, 저항 디바이스의 정확성을 개선하고, 저항 디바이스 면적을 감소하여, 칩 면적 및 비용을 감소하게 된다.
그러한 저항이 단결정 실리콘으로 제조된 SOI 기판의 반도체 박막 층으로 형성되는 경우, 저항의 그레인 바운더리의 부재는 그레인 바운더리에 의해 야기되는 저항 변동을 방지하고, 저항이 높은 저항값 및 감소된 면적을 가지도록 한다. 따 라서, 매우 효율적인 저항이 획득된다.
도 7에 도시된 실시예에 따른 반도체 집적 회로 디바이스는 도 1에 도시된 반도체 집적 회로 디바이스와 정확히 동일한 기능 및 효과를 갖는다.
도 8은 도 1에 도시된 본 발명의 반도체 집적 회로 디바이스를 위한 다른 구조물의 개략적 단면도이다.
도 8은 본 발명의 기본 구조물로서, 내부 소자인 CMOS 인버터(10), ESD에 대항하여 내부 소자의 입력/출력 보호를 위하여 NMOS 보호 트랜지스터(1123 및 114)로 구성된 보호 디바이스(20) 및 아날로그 회로에서 이용되는 저항 디바이스(30)를 도시한다. 도 1 및 도 7과의 차이는 저항 디바이스(30)로 다결정 실리콘 또는 단결정 실리콘 대신에 박막 금속 저항(119)이 이용된다는 점이다. 도 8에 도시된 실시예는 박막 금속 저항(119)으로 크롬 실리사이드(120)를 채용한다. 또한, Ni-Cr 합금, 몰리브덴 실리사이드, 또는 β-페라이트 실리사이드와 같은 금속 실리사이드를 채용할 수도 있다. 크롬 실리사이드는 다른 금속 실리사이드에 비해 높은 저항을 가지며, 약 100 Å 내지 300Å의 두께를 갖는 박막으로 형성되는 경우, 저항의 역할을 할 수 있다. 다결정 실리콘 대신에 박막 금속 저항(119)을 이용함으로써, 특정 정확도 및 저항과 온도 계수의 변동을 감소시킬 수 있다. 도 8에 도시된 실시예에 따른 반도체 집적 회로 디바이스는 도 1에 도시된 반도체 집적 회로 디바이스와 정확하게 동일한 기능 및 효과를 갖는다.
이하, 도 1에 도시된 반도체 집적 회로 디바이스의 제조 방법의 예에 대해 도 16 내지 도 28을 참조로 상세히 설명된다.
도 16에서, P 타입 반도체 지지 기판(401), 매립 절연 막(403), 및 P 타입 반도체 박막 층(402)으로 구성된 SOI 기판이 포토레지스트(420)로 코팅된다. 다음으로, NMOS 보호 트랜지스터가 형성되는 P 타입 반도체 지지 기판(401) 상의 영역에 대해 패터닝이 수행된다.
포토레지스트(420)를 마스크로 하여, P 타입 반도체 지지 기판(402)은 매립 절연 막(403)이 노출될 때까지 RIE 이방성 건식 에칭에 의해 에칭된다. 포토레지스트(420)가 다시 마스크로 이용되어 매립 절연 막(403)을 에칭한다(도 17). 매립 절연 막(403)을 에칭하는데 있어서, 에칭 방법으로는 예를 들면 화학 약품을 이용하는 습식 에칭, RIE 이방성 건식 에칭, 및 건식 에칭 이후에 남은 매립 절연 막의 일부는 습식 에칭에 의해 제거되는 건식 에칭과 습식 에칭의 조합으로부터 선택될 수 있다. 그러나, 막이 등방성으로 에칭되는 습식 에칭에 있어서, 매립 절연 막(430)에 대해 측방향 에칭이 발생한다. 특히, 매립 절연 막(403)이 두꺼운 경우, 측방향 에칭의 범위는 따라서 크고, 매립 절연 막(403)에 언더컷(undercut)을 발생시킬 것이다. NMOS 보호 트랜지스터가 형성되는 P 타입 반도체 지지 기판(401)에 대해 플라즈마 손상을 주는 RIE 이방성 건식 에칭은 NMOS 보호 트랜지스터의 특성을 열화시킬 가능성이 있다. 건식 에칭을 먼저 수행하고, 다음으로 나머지 매립 절연 막을 습식 에칭을 통해 제거하는 것은 제조 공정을 복잡하게 한다. 이들 각각에 대한 장점 및 단점을 고려하여, 각 경우에 따라 적절한 에칭 방법이 선택되어야 한다.
다음으로, P 타입 반도체 박막 층(402)의 영역은, 예를 들면 이온 주입법을 통해, 인으로 도핑되고, 다음으로 약 30분 내지 5시간 동안 1000 내지 1175℃로 어닐링되어, 인을 확산시킨다. 이로써, 예를 들면 1 × 1016 내지 1 × 1017 원자/㎤의 불순물 농도를 갖는 N 타입 반도체 박막 층(404)이 형성된다. 그로부터, 도 18에 도시된 것처럼, LOCOS에 의해 매립 절연 막(403)에 도달하는 두께까지 필드 절연 막(408)이 형성된다. 이 예에서, N 타입 반도체 박막 층(404)을 형성한 이후에 형성되는 필드 절연 막(408)은 인의 이온 주입법을 통해 N 타입 반도체 박막 층의 형성에 선행할 수 있다.
다음으로, 게이트 절연 막(407)이 약 75Å 내지 300Å 두께까지 열적 산화(thermal oxidization)에 의해 형성된다. 소망된 임계 전압을 취득하기 위한 이온 주입법 이후에, 게이트 전극이 형성될 제 1 다결정 실리콘(421)이 약 500Å 내지 2500Å 두께까지 감압 CVD에 의해 증착된다(도 19).
다음 단계는 도 20에 도시된 것처럼 포토레지스트(420)를 이용한 패터닝이다. 패터닝은 N+ 다결정 실리콘이 P 타입 반도체 박막 층(402) 상에 형성될 NMOS 트랜지스터의 게이트 전극 물질 및 반도체 지지 기판 상에 형성될 NMOS 보호 트랜지스터의 게이트 전극의 물질로서 형성되는 제 1 다결정 실리콘(421)의 영역들에 대해 수행된다. 이 영역들은 인 또는 비소의 이온 주입을 받아 1×1018 원자/㎤ 또는 그 이상의 불순물 농도를 갖는다.
다음 단계는 도 21에 도시된 것과 같은 포토레지스트(420)를 이용한 패터닝이다. 패터닝은 P+ 다결정 실리콘이 N 타입 반도체 박막 층(404) 상에 형성될 PMOS 트랜지스터의 게이트 전극 물질로서 형성되는 제 1 다결정 실리콘(421)의 영역에 대해 수행된다. 이 영역은 붕소 또는 BF2의 이온 주입을 받아 1×1018 원자/㎤ 또는 그 이상의 불순물 농도를 갖는다. 이온 주입법에 의해 형성되는 N+ 다결정 실리콘 및 P+ 다결정 실리콘은 인 및 붕소와 같은 불순물을 프프리 디파지션(pre-depositing)을 통해 다결정 실리콘으로 도입시킴으로써 형성될 수 있다.
그 후, 고 용융점 실리사이드인 텅스텐 실리사이드(417)는 스퍼터링 등에 의해 제 1 다결정 실리콘 막 상에 500Å 내지 2500Å 두께까지 증착된다. 본 예에서 이용된 텅스텐 실리사이드 대신에, 몰리브덴 실리사이드, 티타늄 실리사이드, 또는 백금 실리사이드가 고 용융점 실리사이드로서 채용될 수 있다(도 22).
도 23에 도시된 것처럼, 포토레지스트(420)를 이용한 패터닝 이후에, 다결정 실리콘 및 고 용융점 실리사이드가 에칭되어 게이트 전극을 형성한다.
다음으로, 도면에는 도시되지 않았지만, 약 100Å 내지 500Å 두께의 산화 막이 열적 산화, 감압 CVD 등에 의해 게이트 전극부 및 반도체 기판의 표면 상에 형성된다. 다음으로, 제 2 다결정 실리콘(422)이 도 24에 도시된 것처럼 CVD 또는 스퍼터링을 이용함에 의해, 예를 들면, 약 1000Å의 두께까지 증착된다. 제 2 다결정 실리콘(422)의 전체 표면이 P 타입 불순물인 BF2의, 예를 들면, 1×1014 원자/㎤ 의 이온 주입을 받아, 낮은 농도의 P-저항을 형성한다. BF2는 붕소로 대체될 수 있다.
제 2 다결정 실리콘(422)은 도 25에 도시된 것처럼 포토레지스트(420)를 이용하여 패터닝되고, RIE 이방성 건식 에칭을 받아, 도 26에 도시된 것처럼 P-저항(416)를 형성한다.
포토레지스트가 제거된 후, 도 27에 도시된 것처럼 새로운 포토레지스트(420)가 패터닝된다. 패터닝 다음으로는 이온 주입법을 통해 N 타입 불순물인 비소를 약 5×1015 원자/㎤ 농도로 도핑한다. 따라서 N+ 불순물 확산 층(405)이 형성되어, NMOS 트랜지스터의 소스 및 드레인 역할을 한다.
현재의 포토레지스트를 제거한 후 다시 도 28에 도시된 것처럼 새로운 포토레지스트(420)가 패터닝된다. P 타입 불순물인 BF2의 도핑이 약 5×1015 원자/㎤ 농도로 이온 주입법을 통해 수행된다. 이에 따라, PMOS 트랜지스터의 소스 및 드레인의 역할을 하는 P+ 불순물 확산 층(406)이 형성된다. 동시에, P 타입이 강하게 도핑된 영역인 P+ 다결정 실리콘(410)이 알루미늄 배선 물질과의 적합한 콘택트를 설치하기 위하여 P-저항(416) 내에 형성된다. 이때, 도시되지는 않았지만, P-저항의 전체 영역을 고농도의 P 타입 불순물로 도핑함에 의해 500Ω 내지 1000Ω의 상대적으로 높은 저항값을 갖는 P 타입 저항을 형성하는 것이 가능하다.
이후 단계들은 도시되지 않았지만, 반도체 집적 회로 디바이스를 제조하는 종래의 공정과 동일하며, 중간 절연 막의 형성, 컨택트 홀의 형성, 알루미늄 배선 패턴의 형성, 및 보호 막의 형성 및 패터닝을 포함한다.
P 타입 반도체 지지 기판 및 P 타입 반도체 박막 층을 갖는 SOI 기판을 채용 하는 본 발명의 실시예가 상술되었다. 본 발명은 대신에 N 타입 반도체 지지 기판 및 N 타입 반도체 박막 층을 갖는 SOI 기판을 채용할 수 있다. 상술한 설명 및 원리는 또한 N 타입 반도체 지지 기판 상에 형성된 N 기판 P 웰 NMOS 보호 트랜지스터에 적용되며, 내부 소자의 입력 보호 및 출력 보호를 위해 개별 디바이스를 이용하는 것은 FD SOI 디바이스인 내부 소자의 입력/출력 보호를 보장하며, 보호 디바이스 면적을 감소시킨다.
본 발명은 SOI 기판이, 디바이스들이 형성되는 반도체 박막들을 모두 본딩하여 취득되는 본딩된 SOI 기판이거나 또는 반도체 기판 내에 산소 이온을 주입하고, 열처리를 수행하고, 매립 산화 막을 형성함에 의해 취득되는 SIMOX 기판인지 여부에 상관없이 적용 가능하다. 본딩된 SOI가 채용되는 경우에는, 반도체 박막 및 반도체 기판은 상이한 도전형을 가질 것이다.
본 발명은 완전 공핍형 SOI 디바이스 구조 및 저항 회로를 갖는 저전압 동작 전계 효과 트랜지스터를 갖는 전력 관리 반도체 디바이스 또는 아날로그 반도체 디바이스에 관련된다. 특히, 본 발명은 정전기 방전 손상(ESD) 보호 디바이스를 구비한 반도체 집적 회로 디바이스 및 반도체 집적 회로 디바이스의 제조 방법에 관련된다.
본 발명에 따라서, 반도체 집적 회로 디바이스에서, SOI 반도체 박막 층 상에 형성된 NMOS 보호 트랜지스터를 반도체 박막 층 상에 형성된 내부 소자, 특히 NMOS 출력 단자를 위한 EDS 보호 디바이스로서 사용하고 반도체 지지 기판 상에 형 성된 NMOS 보호 트랜지스터를 내부 소자를 위한 입력 보호 디바이스로서 사용하면, 내부 소자 앞에서 ESD 노이즈가 흡수되어서 ESD 노이즈에 약한 반도체 박막 상의 내부 소자의 입력 및 출력이 보호되고 충분한 ESD 강도를 보장하면서 보호 회로 면적이 감소될 수 있다.

Claims (22)

  1. 반도체 집적 회로 디바이스로서,
    제 1 NMOS 트랜지스터 및 제 1 PMOS 트랜지스터를 포함하는 CMOS 디바이스로서, 상기 MOS 트랜지스터들은 SOI(실리콘 온 절연체) 기판의 반도체 박막 층 상에 형성되고, 상기 SOI 기판은 반도체 지지 기판 상에 형성된 매립 절연 막을 포함하며, 상기 반도체 박막 층은 상기 매립 절연 막 상에 형성된, CMOS 디바이스와,
    상기 반도체 박막 층 상에 배치된 출력 보호용 제 2 NMOS 트랜지스터와,
    상기 SOI 기판의 상기 반도체 박막 층과 상기 매립 절연 막을 부분적으로 제거함으로써 상기 반도체 지지 기판 상에 생성된 개구 내에 배치된 입력 보호용 제 3 NMOS 트랜지스터를 포함하는,
    반도체 집적 회로 디바이스.
  2. 제 1 항에 있어서,
    상기 반도체 박막 층 상에 배치된 상기 출력 보호용 제 2 NMOS 트랜지스터는 상기 제 1 NMOS 트랜지스터의 출력 보호를 위해서 상기 제 1 NMOS 트랜지스터의 소스 또는 드레인에 접속되며 상기 제 1 PMOS 트랜지스터의 출력 보호를 위해서 상기 제 1 PMOS 트랜지스터의 소스 또는 드레인에 접속되고,
    상기 반도체 지지 기판 상에 생성된 개구 내에 배치된 상기 제 3 NMOS 트랜지스터는 게이트 입력 보호를 위해서 입력 단자에 접속되는,
    반도체 집적 회로 디바이스.
  3. 제 1 항에 있어서,
    상기 반도체 박막 층 상에 배치된 상기 출력 보호용 제 2 NMOS 트랜지스터는 출력 보호를 위해서 상기 제 1 NMOS 트랜지스터의 소스 또는 드레인에 접속되며, 상기 소스 또는 드레인은 단자를 통해서 외부로 접속되고,
    상기 반도체 지지 기판 상에 생성된 개구 내에 배치된 상기 제 3 NMOS 트랜지스터는 상기 제 1 NMOS 트랜지스터 및 상기 제 1 PMOS 트랜지스터의 게이트 입력 보호를 위해서 입력 단자에 접속되는,
    반도체 집적 회로 디바이스.
  4. 제 1 항에 있어서,
    상기 제 1 NMOS 트랜지스터는 N 타입 도전성의 전극을 가지며,
    상기 제 1 PMOS 트랜지스터는 P 타입 도전성의 전극을 가지고,
    상기 제 2 NMOS 트랜지스터 및 상기 제 3 NMOS 트랜지스터는 N 타입 도전성의 전극을 갖는,
    반도체 집적 회로 디바이스.
  5. 제 1 항에 있어서,
    상기 제 1 NMOS 트랜지스터는 N 타입 도전성의 전극을 가지며,
    상기 제 1 PMOS 트랜지스터는 P 타입 도전성의 전극을 가지고,
    상기 제 2 NMOS 트랜지스터 및 상기 제 3 NMOS 트랜지스터는 P 타입 도전성의 전극을 갖는,
    반도체 집적 회로 디바이스.
  6. 제 1 항에 있어서,
    상기 제 1 NMOS 트랜지스터의 N 타입 게이트 전극, 상기 제 1 PMOS 트랜지스터의 P 타입 게이트 전극 및 상기 제 2 NMOS 트랜지스터와 상기 제 3 NMOS 트랜지스터의 게이트 전극은 제 1 다결정 실리콘과 고 용융점 금속 실리사이드의 라미네이트된 구조(laminated structure)를 포함하는 폴리사이드 구조(polycide structure)를 갖는,
    반도체 집적 회로 디바이스.
  7. 제 1 항에 있어서,
    상기 제 1 NMOS 트랜지스터의 N 타입 게이트 전극, 상기 제 1 PMOS 트랜지스터의 P 타입 게이트 전극 및 상기 제 2 NMOS 트랜지스터와 상기 제 3 NMOS 트랜지스터의 게이트 전극은 제 1 다결정 실리콘으로 구성되는,
    반도체 집적 회로 디바이스.
  8. 반도체 집적 회로 디바이스로서,
    제 1 NMOS 트랜지스터 및 제 1 PMOS 트랜지스터를 포함하는 CMOS 디바이스로서, 상기 MOS 트랜지스터들은 SOI(실리콘 온 절연체) 기판의 반도체 박막 층 상에 형성되고, 상기 SOI 기판은 반도체 지지 기판 상에 형성된 매립 절연 막을 포함하며, 상기 반도체 박막 층은 상기 매립 절연 막 상에 형성된, CMOS 디바이스와,
    저항(resistor)과,
    상기 반도체 박막 층 상에 배치된 출력 보호용 제 2 NMOS 트랜지스터와,
    상기 SOI 기판의 상기 반도체 박막 층과 상기 매립 절연 막을 부분적으로 제거함으로써 상기 반도체 지지 기판 상에 생성된 개구 내에 배치된 입력 보호용 제 3 NMOS 트랜지스터를 포함하는,
    반도체 집적 회로 디바이스.
  9. 제 8 항에 있어서,
    상기 반도체 박막 층 상에 배치된 상기 출력 보호용 제 2 NMOS 트랜지스터는 상기 제 1 NMOS 트랜지스터의 출력 보호를 위해서 상기 제 1 NMOS 트랜지스터의 소스 또는 드레인에 접속되며 상기 제 1 PMOS 트랜지스터의 출력 보호를 위해서 상기 제 1 PMOS 트랜지스터의 소스 또는 드레인에 접속되고,
    상기 반도체 지지 기판 상에 생성된 개구 내에 배치된 상기 제 3 NMOS 트랜지스터는 게이트 입력 보호를 위해서 입력 단자에 접속되는,
    반도체 집적 회로 디바이스.
  10. 제 8 항에 있어서,
    상기 반도체 박막 층 상에 배치된 상기 출력 보호용 제 2 NMOS 트랜지스터는 출력 보호를 위해서 상기 제 1 NMOS 트랜지스터의 소스 또는 드레인에 접속되며, 상기 소스 또는 드레인은 단자를 통해서 외부로 접속되고,
    상기 반도체 지지 기판 상에 생성된 개구 내에 배치된 상기 제 3 NMOS 트랜지스터는 상기 제 1 NMOS 트랜지스터 및 상기 제 1 PMOS 트랜지스터의 게이트 입력 보호를 위해서 입력 단자에 접속되는,
    반도체 집적 회로 디바이스.
  11. 제 8 항에 있어서,
    상기 제 1 NMOS 트랜지스터는 N 타입 도전성의 전극을 가지며,
    상기 제 1 PMOS 트랜지스터는 P 타입 도전성의 전극을 가지고,
    상기 제 2 NMOS 트랜지스터 및 상기 제 3 NMOS 트랜지스터는 N 타입 도전성의 전극을 갖는,
    반도체 집적 회로 디바이스.
  12. 제 8 항에 있어서,
    상기 제 1 NMOS 트랜지스터는 N 타입 도전성의 전극을 가지며,
    상기 제 1 PMOS 트랜지스터는 P 타입 도전성의 전극을 가지고,
    상기 제 2 NMOS 트랜지스터 및 상기 제 3 NMOS 트랜지스터는 P 타입 도전성 의 전극을 갖는,
    반도체 집적 회로 디바이스.
  13. 제 8 항에 있어서,
    상기 제 1 NMOS 트랜지스터의 N 타입 게이트 전극, 상기 제 1 PMOS 트랜지스터의 P 타입 게이트 전극 및 상기 제 2 NMOS 트랜지스터와 상기 제 3 NMOS 트랜지스터의 게이트 전극은 제 1 다결정 실리콘과 고 용융점 금속 실리사이드의 라미네이트된 구조를 포함하는 폴리사이드 구조를 갖는,
    반도체 집적 회로 디바이스.
  14. 제 8 항에 있어서,
    상기 제 1 NMOS 트랜지스터의 N 타입 게이트 전극, 상기 제 1 PMOS 트랜지스터의 P 타입 게이트 전극 및 상기 제 2 NMOS 트랜지스터와 상기 제 3 NMOS 트랜지스터의 게이트 전극은 제 1 다결정 실리콘으로 구성되는,
    반도체 집적 회로 디바이스.
  15. 제 8 항에 있어서,
    상기 저항은 상기 제 1 NMOS 트랜지스터, 상기 제 1 PMOS 트랜지스터, 상기 제 2 NMOS 트랜지스터 및 상기 제 3 NMOS 트랜지스터의 게이트 전극을 구성하는 제 1 다결정 실리콘의 두께와 다른 두께를 갖는 제 2 다결정 실리콘으로 구성되는,
    반도체 집적 회로 디바이스.
  16. 제 8 항에 있어서,
    상기 저항은 상기 반도체 박막 층을 구성하는 단결정 실리콘으로 구성되는,
    반도체 집적 회로 디바이스.
  17. 제 8 항에 있어서,
    상기 저항은 박막 금속 저항으로 구성되며,
    상기 박막 금속 저항의 금속은 Ni-Cr 합금, 크롬 실리사이드(chromium silicide), 몰리브덴 실리사이드(molybdenum silicide) 및 β 페라이트 실리사이드로부터 선택되는 일종인,
    반도체 집적 회로 디바이스.
  18. 제 8 항에 있어서,
    상기 SOI 기판을 구성하는 상기 반도체 박막 층은 0.05 ㎛ 내지 0.2 ㎛의 두께를 가지며,
    상기 SOI 기판을 구성하는 상기 매립 절연 막은 0.1 ㎛ 내지 0.5 ㎛의 두께를 갖는,
    반도체 집적 회로 디바이스.
  19. 제 1 NMOS 트랜지스터 및 제 1 PMOS 트랜지스터를 포함하는 CMOS 디바이스로서, 상기 MOS 트랜지스터들은 SOI(실리콘 온 절연체) 기판의 반도체 박막 층 상에 형성되고, 상기 SOI 기판은 반도체 지지 기판 상에 형성된 매립 절연 막을 포함하며, 상기 반도체 박막 층은 상기 매립 절연 막 상에 형성된, CMOS 디바이스와,
    저항과,
    상기 반도체 박막 층 상에 배치된 출력 보호용 제 2 NMOS 트랜지스터와,
    상기 반도체 지지 기판 상에 배치된 입력 보호용 제 3 NMOS 트랜지스터를 포함하는 반도체 집적 회로 디바이스의 제조 방법으로서,
    입력 보호를 수행하는 상기 제 3 NMOS 트랜지스터를 상기 반도체 지지 기판 상에 형성하기 위해서 상기 반도체 박막 층 상에 포토레지스트를 패터닝하는 단계와,
    상기 SOI 기판의 상기 반도체 박막 층 및 상기 매립 절연 막을 에칭하여 부분적으로 제거함으로써 상기 반도체 지지 기판을 노출시켜서 개구를 형성하는 단계와,
    상기 매립 절연 막에 도달하기에 충분하게 두꺼운 크기의 두께를 갖는 디바이스 격리 절연 막을 열적 산화에 의해서 형성하는 단계와,
    열적 산화에 의해서 게이트 절연 막을 형성하는 단계와,
    상기 게이트 절연 막 상에 제 1 다결정 실리콘을 500 내지 2500 Å의 두께로 증착하는 단계와,
    상기 제 1 다결정 실리콘 상에 포토레지스트를 패터닝하고 1 × 1018 원자/cm3 이상의 불순물 농도를 달성하여 상기 제 1 다결정 실리콘의 도전성 타입을 부분 및 선택적으로 N 타입으로 만들도록 상기 제 1 다결정 실리콘을 불순물로 도핑하는 단계와,
    상기 제 1 다결정 실리콘 상에 포토레지스트를 패터닝하고 1 × 1018 원자/cm3 이상의 불순물 농도를 달성하여 상기 제 1 다결정 실리콘의 도전성 타입을 부분 및 선택적으로 P 타입으로 만들도록 상기 제 1 다결정 실리콘을 불순물로 도핑하는 단계와,
    상기 제 1 다결정 실리콘 상에 고 용융점 금속 실리사이드를 500 내지 2500 Å의 두께로 증착하는 단계와,
    상기 제 1 다결정 실리콘 및 상기 고 용융점 금속 실리사이드를 에칭함으로써 게이트 전극을 형성하는 단계와,
    상기 디바이스 격리 절연 막 상에 제 2 다결정 실리콘을 500 내지 2500 Å의 두께로 증착하는 단계와,
    상기 제 2 다결정 실리콘을 불순물로 도핑하는 단계와,
    상기 제 2 다결정 실리콘을 에칭하여 상기 저항을 형성하는 단계와,
    상기 제 1 NMOS 트랜지스터, 상기 제 2 NMOS 트랜지스터 및 상기 제 3 NMOS 트랜지스터의 소스 및 드레인 역할을 하는 영역을 형성하도록 포토레지스트를 패터 닝하고 상기 반도체 박막 층 및 상기 반도체 지지 기판을 N 타입 불순물로 부분 및 선택적으로 도핑하는 단계와,
    상기 제 1 PMOS 트랜지스터의 소스 및 드레인 역할을 하는 영역을 형성하도록 포토레지스트를 패터닝하고 상기 반도체 박막 층 및 상기 반도체 지지 기판을 P 타입 불순물로 부분 및 선택적으로 도핑하는 단계와,
    상기 SOI 기판 상에 중간 절연 막을 형성하는 단계와,
    상기 SOI 기판 상에 형성된 상기 중간 절연 막 내에 컨택트 홀(contact hole)을 형성하는 단계와,
    상기 컨택트 홀 내에 금속 배선을 형성하는 단계와,
    보호 막을 형성하는 단계를 포함하는,
    반도체 집적 회로 디바이스 제조 방법.
  20. 제 19 항에 있어서,
    상기 반도체 박막 층을 제거한 후에, 등방성 습식 에칭이 사용되어 상기 매립 절연 막을 제거하는,
    반도체 집적 회로 디바이스 제조 방법.
  21. 제 19 항에 있어서,
    상기 반도체 박막 층을 제거한 후에, 이방성 건식 에칭이 사용되어 상기 매립 절연 막을 제거하는,
    반도체 집적 회로 디바이스 제조 방법.
  22. 제 19 항에 있어서,
    상기 반도체 박막 층을 제거한 후에, 상기 매립 절연 막의 절반이 이방성 건식 에칭에 의해서 제거되고 이어서 등방성 습식 에칭이 사용되어 나머지 매립 절연 막을 제거하는,
    반도체 집적 회로 디바이스 제조 방법.
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