KR19990070615A - 반도체장치의 트랜지스터 제조방법 - Google Patents

Abstract

본 발명은 정전기방전 보호회로의 기생바이폴라 트랜지스터에 있어서 정전기방전보호회로의 방전경로로 사용하는 기생트랜지스터의 필드산화막 모서리 부분의 전계강도를 억제시키기 위하여 기생트랜지스터의 이미터(emmiter)와 콜렉터(collector) 졍션을 실리콘기판 하부에 형성하여 정전기 방전경로를 형성하여 강한 전계에 취약한 필드산화막 모서리부위의 파괴를 방지할 수 있는 트랜지스터의 제조방법이다.

이를 위하여 본 발명은 제 1 도전형 반도체기판 위의 소정 부위에 필드산화막을 형성하는 단계와, 필드산화막을 포함하는 반도체기판의 전면에 제 1 절연막을 형성하는 단계와, 필드산화막 양측면의 제 1 절연막과 반도체기판의 소정부위를 노출시키는 마스크를 이용하여 마스크로 보호되지 아니하는 부위의 제 1 절연막과 상기 반도체기판을 소정 두께로 제거하여 반도체기판에 트렌치를 형성하는 단계와, 마스크를 이용한 제 2 도전형 이온주입을 고농도로 실시하여 트렌치 하부의 실리콘 기판에 제 2 도전형 이온 매몰층을 형성하는 단계와, 마스크를 제거하는 단계와, 제 2 도전형 이온들이 확산되게 하여 제 2 도전형 확산영역을 기판 내부에 형성하는 단계와, 트렌치 측면에 절연체로 측벽을 형성하는 단계로 이루어진다.

Description

반도체장치의 트랜지스터 제조방법

본 발명은 반도체장치의 트랜지스터 제조방법에 관한 것으로서, 특히 반도체장치의 ESD(Electrostatic discharge : 이하, ESD라 칭함) 보호회로의 모스 트랜지스터중 정전기방전 경로로 사용되는 두꺼운 산화막을 갖는 트랜지스터 모서리의 졍션을 실리콘기판 내부 깊숙히 형성하여 정전기방전 경로를 기판 하부에 형성하므로서 필드산화막 모서리 부위에 전계가 집중되는 현상을 방지할 수 있는 트랜지스터를 제조하는 방법에 관한 것이다.

반도체장치가 고집적화됨에 따라 소오스 및 드레인영역으로 이용되는 불순물영역과 배선 폭이 감소되고 있다. 이에 따라, 반도체장치는 불순물영역 및 배선의 저항이 증가하여 동작 속도가 저하되는 문제점이 발생되었다.

그러므로, 반도체장치 내의 소자들의 배선을 알루미늄 합금 및 텅스텐 등의 저저항 물질로 형성하거나, 또는, 게이트전극와 같이 다결정실리콘으로 형성하는 경우에 실리사이드층을 형성하여 저항을 감소시키기도 한다. 상기에서 다결정실리콘으로 형성된 게이트전극에 실리사이드층을 형성할 때 불순물영역의 표면에도 실리사이드층을 형성하여 저항을 감소시킨다.

그러나, 반도체장치의 입출력단자는 과도전압 또는 얇은 게이트산화막으로 인한 항복전압(breakdown voltage)의 저하 등에 따른 정전방전(ESD)에 의해 파괴되기 쉽다. 즉, 드레인영역이 저저항의 실리사이드층을 갖는다면 인가되는 전압이 고루 분산되지 않고 LDD(Lightly Doped Drain)영역에 집중되어 반도체소자가 파괴된다. 그러므로, 입출력단자에 소오스 및 드레인영역으로 이용되는 불순물영역과 다결정실리콘으로 형성된 게이트전극의 저항을 크게하여 인가되는 전압을 고루 분산시켜 정전방전 파괴를 방지하는 ESD 보호 트랜지스터를 형성하였다.

MOS 트랜지스터의 게이트전극은 얇은 산화막을 절연체로하여 소자의 다른 부분과 하나의 캐패시터를 구성하게 된다. 이 캐패시터의 양단에 걸린 전압이 일정 값을 넘어서게 되면 절연막에는 과도한 크기의 전장이 형성되게 되고 비가역적인 파괴현상이 일어나게 된다. 모스 트랜지스터에서 산화막이 견딜 수 있는 최대 전계의 크기는 6 MV/cm 이고 이를 50 nm정도의 두께를 갖는 구조로 환산하면 30 V 정도가 된다. 이 정도 크기의 전압은 회로주변에서 발생하는 미세한 양의 정전기에 의해서도 매우 쉽게 형성될 수 있다.

트랜지스터를 파괴할 수 있는 전하의 양은 앞의 수치에서 본 바와 같이 매우 작은 값이므로 모스회로에서는 입구단자에 걸리는 전압을 일정범위 내로 유지하기 위한 목적과 또한 정전파괴현상이 일어나지 아니하도록 보호회로가 필요하게 된다.

정전현상이 매우 짧은 시간동안 계속되며 그 전압값이 매우 높으면 회로에 흐르는 전류밀도의 피크값 역시 높아지게 된다. 이때 ESD로 부터 내부회로로 연결되는 배선통로에 저항을 확산영역으로 형성하고 이 저항이 금속과 확산영역의 접점을 통하여 패드에 연결되어 있으면 이 접점에서 과다한 열이 발생하게 되고 금속인 알루미늄과 실리콘 사이에 합금현상이 일어나 pn 접합이 상하게 되고 단락이 일어나게 된다. 또한 전류밀도가 아주 높게 되면 전자이동현상(electromigration)이 발생하게 된다.

도 1 은 종래 기술에 따른 반도체장치의 이에스디(electrostatic discharge) 보호회로도이며, 도 2 는 종래 기술에 따른 반도체장치의 이에스디 보호회로의 제 1 트랜지스터의 단면구조도이다.

도 1 을 참조하면, 패드(1)와 내부회로(2) 사이에 N+ 확산저항(3)과 폴리저항(4)이 직렬로 연결되어 있고, 두꺼운 산화막을 이용한 기생바이폴라트랜지스터인 제 1 트랜지스터(5)와 얇은 게이트산화막을 가진 모스전계효과트랜지스터인 제 2 트랜지스터(6)가 VSS단자(7)에 연결되어 그라운드되어 있다. 이때 제 1 트랜지스터(5)와 제 2 트랜지스터(6)는 병렬로 연결되어 있다.

도 2 를 참조하면, p 형 실리콘기판(21) 상부표면에 소자격리를 위한 필드산화막(22)을 사이에 두고 소스/드레인 형성시 생기는 N+ 확산층(23, 24)을 이용한 기생바이폴라 트랜지스터가 나타나 있다. 이때 일측의 N+ 확산층(23)은 패드(26)와 연결되어 있고 타측의 N+ 확산층(24)은 VSS단자(25)에 연결되어 그라운드된다.

도 1 에 있어서, 이렇게 형성된 정전기방전 보호회로는 패드에 고전압의 정전기 인가시 기생바이폴라 트랜지스터인 제 1 트랜지스터(5)와 얇은 게이트산화막을 가진 모스전계효과 트랜지스터인 제 2 트랜지스터(6)로 정전기를 방전시켜 내부회로로 인가될 수 있는 정전기를 차단시켜 내부회로를 보호한다.

이러한 이에스디 보호회로의 동작을 살펴보면 다음과 같다.

먼저 패드에 마이너스 이에스디 차지를 인가하면 패드에 연결된 n+ / p웰 다이오드는 순방향 바이어스가 걸리면서 p 웰에 바이어스가 인가된다. 이때의 조건은 패드단 n+(이미터)의 전압이 VESD 이고 (단,VESD 0), p 웰(베이스)의 전압은 VESD 와 0.7 볼트의 합이며 VSS 단 n+(콜렉터)는 0 볼트가 되므로 (왜냐하면 npn 바이폴라 트렌지스터의 베이스와 이미터의 전압차이는 0.7 볼트이고 콜렉터와 이미터의 전압차이는 VESD와 같기 때문) 바이폴라 트렌지스터는 활성모드로 동작하며 이에스디 차지를 VSS 단으로 방전한다.

또한 패드에 플러스 이에스디 차지를 인가하면 패드에 연결된 n+ / p웰 다이오드는 역방향 바이어스가 걸리고 이러한 역방향 바이어스가 증가하면서 n+ / p웰 다이오드에서 항복전압(breakdown voltage)이 발생한다. 이러한 항복전압에 의해 p웰에 바이어스가 인가된다. 이때의 바이어스 조건은 패드단 n+(콜렉터)의 전압이 VESD 이고 (단,VESD 0), p 웰(베이스)의 전압은 0.7 볼트 보다 크며 VSS 단 n+(이미터)는 0 볼트가 되므로 (왜냐하면 npn 바이폴라 트렌지스터의 베이스와 이미터의 전압차이는 0.7 볼트보다 크고 콜렉터와 이미터의 전압차이는 VESD와 같기 때문) 바이폴라 트렌지스터는 활성모드 혹은 포화모드로 동작하면서 이에스디 차지를 VSS 단으로 방전한다.

상술한 바와 같이 종래의 반도체장치의 ESD 보호회로의 제 1 트랜지스터는 바이폴라동작(bipolar action)을 통하여 정전기를 방전시키므로 필드산화막과 N+ 확산층의 경계 부위에 강한전계가 형성되므로 이부위가 파괴되는 문제점이 있다.

따라서, 본 발명의 목적은 ESD 보호회로의 기생바이폴라 트랜지스터에 있어서 정전기방전보호회로의 방전경로로 사용하는 기생트랜지스터의 필드산화막 모서리 부분의 전계강도를 억제시키기 위하여 기생트랜지스터의 이미터(emmiter)와 콜렉터(collector) 졍션을 실리콘기판 하부에 형성하여 정전기 방전경로를 형성하여 강한 전계에 취약한 필드산화막 모서리부위의 파괴를 방지할 수 있는 트랜지스터의 제조방법을 제공함에 있다.

상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 이디에스 보호회로의 트랜지스터 제조방법은 제 1 도전형 반도체기판 위의 소정 부위에 필드산화막을 형성하는 단계와, 필드산화막을 포함하는 반도체기판의 전면에 제 1 절연막을 형성하는 단계와, 필드산화막 양측면의 제 1 절연막과 반도체기판의 소정부위를 노출시키는 마스크를 이용하여 마스크로 보호되지 아니하는 부위의 제 1 절연막과 상기 반도체기판을 소정 두께로 제거하여 반도체기판에 트렌치를 형성하는 단계와, 마스크를 이용한 제 2 도전형 이온주입을 고농도로 실시하여 트렌치 하부의 실리콘 기판에 제 2 도전형 이온 매몰층을 형성하는 단계와, 마스크를 제거하는 단계와, 제 2 도전형 이온들이 확산되게 하여 제 2 도전형 확산영역을 기판 내부에 형성하는 단계와, 트렌치 측면에 절연체로 측벽을 형성하는 단계로 이루어진다.

도 1 은 종래 기술에 따른 반도체장치의 이에스디(electrostatic discharge) 보호회로도

도 2 는 종래 기술에 따른 반도체장치의 이에스디 보호회로의 제 1 트랜지스터의 단면구조도

도 3a 내지 도 3b 는 본 발명에 따른 반도체장치의 이에스디 보호회로의 제 1 트랜지스터의 제조공정 단면도

본 발명의 트랜지스터가 사용되는 정전기방전 보호회로는 종래기술과 동일한 회로도를 이용하지만 기생바이폴라 트랜지스터의 N+ 확산층을 필드산화막 모서리 부위의 전게완화를 위하여 실리콘기판 내부에 깊숙히 형성한다.

이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.

도 3a 내지 도 3b 는 본 발명에 따른 반도체장치의 이에스디 보호회로의 제 1 트랜지스터의 제조공정 단면도이다.

도 3a 에 있어서, p 형 실리콘기판(31) 위의 소정 부위에 필드산화막(32)을 형성한 다음 이(32)를 포함하는 실리콘기판(31)의 전면에 제 1 절연막(33)을 증착하여 형성한다. 그리고 그(33) 위에 포토레지스트를 도포한 다음 사진공정을 실시하여 불순물 이온주입을 형성할 부위를 개방시키는 포토레지스트패턴(34)을 형성한다.

포토레지스트패턴(34)으로 보호되지 아니하는 부위의 제 1 절연막(33)을 식각하여 제거한다. 이때 실리콘기판(31) 표면의 일부가 노출된다.

그리고, 포토레지스트패턴(34)과 잔류한 제 1 절연막(33)의 측면을 마스크로 이용하는 식각을 실시하여 마스크로 보호되지 아니하는 부위의 실리콘기판(31)을 깊게 식각하여 트렌치를 형성한다.

그 다음 포토레지스트패턴(34)을 마스크로 이용한 n 형 이온주입을 고농도로 실시하여 트렌치 하부의 실리콘 기판에 불순물매몰층(점선)을 형성한다.

도 3b 에 있어서, 포토레지스트패턴(34)을 제거한 다음, 어닐링을 실시하여 불순물매몰층의 n 형 불순물이온들이 충분히 확산되게 하여 N+ 확산영역(34)을 기판(31) 내부에 형성한다.

그리고 제 2 절연막(35)을 잔류한 제 1 절연막(33)의 표면 및 측면 그리고 트렌치 측면 및 N+ 확산영역(34)의 노출된 표면에 증착하여 형성한 다음 등방성 에치백을 제 2 절연막(35)의 표면에 실시하여 트렌치의 측면에 잔류한 제 2 절연막(35)으로 이루어진 측벽(35)을 형성한다.

이후 트렌치를 포함하는 기판(31) 전면에 도전성 물질을 증착한 다음 패터닝하여 패드(도시 안함)와 VSS단자(도시 안함)로 연결되는 배선(36)을 형성한다.

따라서, 본 발명에서는 N+ 확산영역을 실리콘기판에 깊숙하게 형성하므로서 정전기가 패드를 통하여 기생바이폴라 트랜지스터에 인가될 때 필드산화막에 정전기가 인가되지 아니하고 실리콘기판을 통해서만 정전기를 방전시키므로 강한전계에 취약한 필드산화막 모서리부의 파괴를 방지하여 고내압 입력보호회로에 적합한 구조를 제공하는 장점이 있다.

Claims (6)

1. 제 1 도전형 반도체기판 위의 소정 부위에 필드산화막을 형성하는 단계와,

   상기 필드산화막을 포함하는 상기 반도체기판의 전면에 제 1 절연막을 형성하는 단계와,

   상기 필드산화막 양측면의 상기 제 1 절연막과 상기 반도체기판의 소정부위를 노출시키는 마스크를 이용하여 상기 마스크로 보호되지 아니하는 부위의 상기 제 1 절연막과 상기 반도체기판을 소정 두께로 제거하여 상기 반도체기판에 트렌치를 형성하는 단계와,

   상기 마스크를 이용한 제 2 도전형 이온주입을 고농도로 실시하여 트렌치 하부의 실리콘 기판에 제 2 도전형 이온 매몰층을 형성하는 단계와,

   상기 마스크를 제거하는 단계와,

   상기 제 2 도전형 이온들이 확산되게 하여 제 2 도전형 확산영역을 상기 기판 내부에 형성하는 단계와,

   상기 트렌치 측면에 절연체로 측벽을 형성하는 단계로 이루어진 반도체장치의 트랜지스터 제조방법.
2. 청구항 1에 있어서, 상기 제 1 도전형은 p 형 불순물로 형성하고 상기 제 2 도전형은 n 형 불순물로 형성하는 것이 특징인 반도체장치의 트랜지스터 제조방법.
3. 청구항 1에 있어서, 상기 트렌치는 상기 제 1 절연막 위에 포토레지스트를 도포한 다음 사진공정을 실시하여 불순물 이온주입을 형성할 부위를 개방시키는 포토레지스트패턴을 형성하는 단계와,

   상기 포토레지스트패턴으로 보호되지 아니하는 부위의 상기 제 1 절연막/상기 반도체기판을 제거하여 형성하는 것이 특징인 반도체장치의 트랜지스터 제조방법.
4. 청구항 1 에 있어서, 상기 측벽은 제 2 절연막을 잔류한 제 1 절연막의 표면 및 측면 그리고 상기 트렌치 측면 및 상기 제 2 도전형 확산영역의 노출된 표면에 증착하여 형성한 다음 등방성 에치백을 상기 제 2 절연막의 표면에 실시하여 형성하는 것이 특징인 반도체장치의 트랜지스터 제조방법.
5. 청구항 1 에 있어서, 상기 반도체기판은 실리콘기판을 사용하는 것이 특징인 반도체장치의 트랜지스터 제조방법.
6. 청구항 1 에 있어서, 상기 트렌치를 포함하는 상기 기판 전면에 도전성 물질을 증착한 다음 패터닝하여 패드와 VSS단자로 연결되는 배선을 형성하는 단계를 더 포함하여 이루어진 반도체장치의 트랜지스터 제조방법.