KR100372905B1 - 산화물영역보호장치 - Google Patents
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Abstract
플라즈마 에칭(plasma etching) 동안에 박막의 산화물 게이트(thin oxide gate) 상에 전하가 형성되는 것으로부터 보호하는 보호 장치가 제공된다. 이 보호장치는 플로팅 웰 PMOS 장치(floating well PMOS device)로 기술될 수도 있다. PMOS 트랜지스터가 형성될 때, 횡형 기생 pnp 트랜지스터가 또한 형성된다. 횡형 pnp 장치에서, 베이스는 플로팅(floating) 상태이고, 콜렉터는 접지되며, 에미터는 호스트 PMOS 보호 장치의 게이트와 보호될 장치의 게이트에 접속된다. 동작 시, PMOS 트랜지스터의 게이트는 PMOS 트랜지스터의 소스(source)에 결합되어 PMOS 트랜지스터를 오프(off)시킨다. 따라서, 횡형 pnp 트랜지스터는 게이트 산화물상에 축적되는 전하의 충전과 방전을 제어한다. 과잉 전하 형성은 횡형 pnp 트랜지스터의 브레이크다운 전압(breakdown voltage)에 의해 방지된다. pnp 브레이크다운 동작에 의해 보호가 달성되므로, pnp 보호 장치의 크기는 실제적으로 다른 보호 장치보다 더 작다.
Description
본 발명은 전반적으로 집적 회로 보호 장치에 관한 것으로, 특히, 플라즈마 공정(plasma processing) 동안에 MOS 장치의 게이트 산화물(gate oxide) 상에서의 전하 형성(charge build up)을 막아주는 게이트 산화물 보호 장치에 관한 것이다.
집적 회로 장치 제조 동안, 집적 회로 장치를 상호접속하기 위해 전형적으로 금속 또는 폴리실리콘 라인(polysilicon lines)이 이용된다. 따라서, MOS 장치의경우, 플라즈마 에칭(plasma etching) 동안 전하가 축적될 수도 있는 장형 금속 (long metal) 또는 폴리실리콘 상호접속 라인(안테나)이 장치의 게이트에 접속될 수도 있다. MOS 게이트(MOS gate)의 비교적 높은 캐패시턴스(capacitance)로 인해, MOS 장치의 게이트에서 전하 형성이 불균형적으로 발생한다. 게이트는 매우 얇은 산화물을 가지기 때문에, 플라즈마 에칭 전하 형성(plasma etching charge build up)으로 인한 손상에 특히 민감하다.
MOS 장치의 성능은 소정의 플라즈마 에칭 공정으로부터 야기되는 전하 형성에 의해 저하된다. 플라즈마 충전(plasma charging)은, (1) 게이트 산화물 내의 전자 트랩(electron traps) 형성, (2) 이온 충격(ion bombardment)에 의한 물질 표면에서의 치환 및 주입된 원자 등, 에칭되는 물질 내 다양한 형태의 방사 손상을 일으킬 수 있다. 트래핑된 전하는 신화물의 브레이크다운 전압(breakdown)을 감소시키며, 어닐링(anneal)되지 않을 경우에는, 임계 전압(threshold voltage)의 전이 (shift)를 야기해 신뢰성 파괴를 초래할 수 있다. 더욱이, 산화물 반도체 경계면 (oxide semiconductor interface)에 형성되는 표면 상태는 임계전압 미만 기울기 곡선(subthreshold slope), 트랜스콘덕턴스(transconductance) 및 열전자 스트레스 (hot electron stress) 하에서의 장치 수명과 같은 트랜지스터 특성을 열화시킨다.
논문 "Gate Oxide Charging and its Elimination for Metal Antenna Capacitor and Transistor in VLSI CMOS Double Layer Metal Technology", F. Shone et al., Sys. VLSI Tech. Dig. Papers, pp. 73-74, 1989 은 플라즈마 충전 손상(plasma charging damage)을 최소화하기 위한 해결책으로 두 가지 처리를 기술한다. 먼저, 합금 사이클 시간을 증가시킴으로써 표면 상태를 어닐링 처리하여 개선된 열전자 신뢰성을 얻을 수 있을 것으로 기대했다. 또 다른 해결책의 처리는 금속층의 상부(top of the metal layer)에 박막의 유전층(thin dielectric layer)을 첨가하는 것이다. 이 처리에 의해 안테나(게이트에 접속된 대부분의 금속 또는 폴리실리콘 라인)가 플라즈마로부터 전하를 모으는 효과를 감소시킬 수 있을 것으로 기대했다. 이 방법들은 플라즈마 충전으로 인한 산화물 손상을 감소시키는 것으로 드러났지만, 이들 방법은 제조 공정을 복잡하게 하고, 처리 비용을 증가시키며, 사이클 시간에 영향을 미친다. 따라서, 이들에 대한 회로적 접근이 연구되었다.
플라즈마 처리 동안에 전하 형성을 최소화하도록 보호 장치를 게이트에 접속할 수도 있다. 논문 "Impact of Plasma Charging Damage and Diode Protection on Scaled Thin Oxide", Shin et al., IEEE, IEDM 93 pp. 467-470 은 플라즈마 충전의 효과를 최소화하는 다이오드형 보호 회로에 대해 기술한다. 제 1A 도는 박막의 산화물 플라즈마 보호 다이오드(thin oxide plasma protection diode)(102)의 개략도를 나타내며, 제 1B 도는 제 1 도에 도시된 보호 장치의 횡단면도를 도시한다.
보호될 장치의 게이트 산화물(104)을 덮고 있는 폴리실리콘 게이트는, 금속 라인(110)을 통해 p 형 기판(p-substrate)(108) 내의 n 형 아일랜드(n-island)(106)에 접속된다. 전하를 모으는 요소는 안테나(107)로 표시된다. n 형 아일랜드(106)와 p 형 기판(108)이 다이오드(102)를 형성한다. (+)전하(positive charge)가 게이트 산화물(104)상에 축적됨에 따라, 게이트 상에 축적되는 과잉 전하는 역모드(reverse mode)로 동작하는 다이오드(102)를 통해 흐른다. 다이오드(102)가 전하를 기판으로 배출하는 효율을 증가시키기 위해, 관련된 플라즈마 에칭 공정은 충분히 높은 레벨의 다이오드 누설 전류(high levels of diode leakage current)를 보장하도록 제어된 광도(light intensity) 조건 하에 행해져야 한다.
제 1 도에 도시된 다이오드형 보호 회로는 플라즈마 충전 전류가 다이오드의 누설 전류 미만인 동안에는 양호하게 동작한다. 이 방법의 단점은 다이오드 누설 전류가 다이오드의 면적에 비례하므로, 박막 게이트 산화물의 효과적인 보호를 위해서는 실리콘 면적 상의 불이익을 감수해야 한다는 것이다. 예를 들면, 이 박막 산화물에 대해 충분한 보호를 제공하기 위해서는, 보호 장치가 100㎛ × 100㎛ 면적을 필요로 한다. 다이오드형 보호 회로는 또한, 다이오드 브레이크다운 전압이 게이트 산화물 파괴 전압보다 낮은 경우 효과적인 보호를 제공한다. 그러나, 12 nm 미만의 게이트 산화물을 포함하는 기술의 경우, 다이오드 브레이크다운 전압은 통상적으로 박막 산화물 파괴 전압보다 높아서 다이오드형 보호 장치를 비효율적으로 만든다.
따라서, 면적을 효율적으로 이용하면서, 플라즈마 극성에 관계없이 박막 산화물의 플라즈마 충전 손상을 방지하며, 처리 사이클 시간과 처리 및 장치 비용을 증가시키는 특별한 공정 단계를 요구하지 않는 보호 장치가 필요하다.
플라즈마 에칭 동안 박막의 게이트 산화물에 전하가 형성되지 않도록 하는 보호 장치가 제공된다. 이 보호 장치는 특수한 공정 단계를 요구하지 않고, 면적을 효율적으로 이용하며, 플라즈마 충전 전류의 극성에 관계없이 효과적이다. 제 1 집적 회로 장치의 산화물 영역으로부터 전하를 방전하는 보호 장치는, 각각 제 1 도전형(a first conductivity type)을 갖는 제 1 및 제 2 영역을 포함하되, 이 제 1 및 제 2 영역은 제 1 도전형과 반대인 제 2 도전형(a second opposite conductivity type)을 갖는 웰 영역(well region) 내에 형성된다. 웰 영역은 제 1 도전형을 갖는 기판 내에 형성된다. 보호 장치의 유전 영역 또는 게이트는 상기 제 1 및 제 2 영역 사이의 기판 위에 위치되어, 보호될 장치의 유전 영역에 전기적으로 접속된다.
바람직한 실시예에 있어서, 보호될 장치의 유전 영역은 MOS 트랜지스터의 게이트 즉, 캐패시터이다. 보호될 장치는 기판에 형성된 제 2 도전형을 갖는 제 1 및 제 2 영역과, 보호될 장치의 제 1 및 제 2 영역 사이의 기판 표면 위에 위치된 게이트 즉, 유전 영역을 포함한다. 바람직한 실시예에 있어서, 보호 장치의 게이트는 소정의 도전층(conductivity layer)을 통해 보호 장치의 제 1 영역과 보호될 장치의 게이트에 전기적으로 접속된다. 또한, 보호 장치의 제 2 영역은 기판에 접속된다.
바람직한 실시예에 있어서, 제 1 도전형은 p 형이다. 따라서 바람직한 실시예에서, 보호 장치는, 그 소스 및 게이트가 보호될 장치의 게이트에 접속된 PMOS 장치로서 설명될 수도 있다. 선택적으로, 보호 장치는 횡형 pnp 트랜지스터 (lateral pnp transistor)로서 설명될 수도 있다. PMOS 트랜지스터가 형성될 때, 횡형 pnp 트랜지스터도 역시 형성된다. 횡형 pnp 의 베이스는 PMOS 장치의 플로팅n 형 웰 영역(the floating n-well region)에 대응하고, 횡형 pnp 트랜지스터의 콜렉터는 PMOS 장치의 드레인(drain)에 대응하며, 횡형 pnp 장치의 에미터는 PMOS 장치의 소스(source)에 대응한다. 횡형 pnp 장치에 있어서 베이스는 플로팅 상태이고, 콜렉터는 기판(통상적으로 접지됨)에 접속되며, 에미터는 PMOS 호스트 장치의 게이트와 MOS 장치의 게이트, 즉, 보호될 게이트-산화물 캐패시터(gate-oxide capacitor)에 접속된다.
바람직한 실시예에 있어서, 보호 장치는 PMOS 트랜지스터이고, 보호될 집적 회로 장치는 MOS 트랜지스터나 MOS 캐패시터의 게이트와 같은 얇은 게이트 산화물을 갖는 임의의 디바이스이다. 이와는 달리, 보호 장치가 n 형 기판 내의 플로팅 p 형 웰 영역의 NMOS 트랜지스터가 되도록 도전형을 반대로 할 수도 있다. 보호 장치가 NMOS 트랜지스터일 경우, 기판에 접속된 보호 장치의 제 2 영역은 일반적으로 접지되는 대신에 전원 전압 VDD에 접속된다.
동작 시에, PMOS 트랜지스터의 게이트는 PMOS 트랜지스터의 소스에 결합되어 PMOS 트랜지스터가 오프(off)된다. 따라서, 횡형 pnp 개방 베이스 트랜지스터 (lateral pnp open-base transistor)는 게이트 산화물 상에 축적된 전하의 충전과 방전을 제어한다. 박막의 산화물층의 브레이크다운 전압을 초과하는 전하 형성을 막기 위해 누설 전류에 의존하는 기판 보호 다이오드와는 달리, 횡형 pnp 트랜지스터의 브레이크다운 전압에 의해 과잉 전하 형성이 방지된다. 보호는 pnp 개방 베이스 브레이크다운 동작에 의해 달성되고 누설 전류 레벨에 의존하지 않으므로,pnp 보호 장치의 크기는 그와 동등한 정도의 보호를 제공하는 기판 다이오드의 크기보다 사실상 작다.
본 발명에 의해 기술되는 보호 구조의 또 다른 장점은, 한가지 극성의 플라즈마 충전에 대해서만 효과적으로 보호할 수 있던 종래의 방지 구조와 대조적으로, 제안된 플로팅-베이스 횡형 pnp 장치(floating-base lateral pnp transistor)는 플라즈마의 극성에 관계없이 게이트를 보호할 수 있다는 것이다. 플라즈마 에칭이 금속에 대해 (-)전하를 야기하면, 트랜지스터는 낮은 드레인-소스 전압(low drain-source voltage)을 갖는 PMOS 장치로서 동작한다. 플라즈마 에칭이 금속에 대해 (+)전하를 야기하면, 트랜지스터형 보호 장치는 개방 베이스 모드에서 횡형 pnp 트랜지스터로서 동작한다. 이와 대조적으로, 기판 다이오드는 금속에 대한 (-)전하의 축적을 순방향 모드 도전(forward mode conduction)으로 막는다. 그러나, (+)전하의 축적은, 면적 면에서도 비효율적이고 다이오드-브레이크다운이 게이트-산화물 파괴 전압보다 더 큰 개선된 공정에서도 비효과적인 누설 전류 및/또는 다이오드 브레이크다운에 의존하게 될 것이다.
또한, 종래의 기판 다이오드형 보호 장치와 비교하여, 오로지 플라즈마 충전으로부터 초래되는 어드레싱 손상(addressing damage)만을 겨냥한 공정 단계가 제거된다. 본 발명에 따른 트랜지스터형 보호 장치는 다른 MOS 장치의 형성을 위한 다른 공정 단계와 동시에 형성될 수도 있다. 따라서, 합금 사이클 시간을 증가시키거나 또는 금속 상부에 추가 유전층을 형성하는 것과 같은 부가적인 단계가 제거된다. 플라즈마 전하 형성과 관련된 공정 단계를 제거함으로써 장치 처리 비용을감소시킬 수 있다. 더욱이, 설명된 PMOS/횡형 pnp 보호 장치는 박막 게이트 산화물로부터의 플라즈마 전하에 대해 낮은 전압 클램프(a low voltage clamp)를 제공하며, 임계 클램프 전압은 장치 설계의 변화에 의해 쉽게 변화될 수 있다. 예를 들면, 클램프 전압은, 호스트 PMOS 장치의 채널 길이를 적절히 선택함으로써 박막산화물 브레이크다운 전압 미만의 값으로 설정될 수 있다.
본 명세서에서 기술된 본 발명의 속성 및 장점에 대한 자세한 이해는 남아있는 부분의 명세서 및 첨부된 도면을 참조하여 실현될 수도 있다.
플라즈마 충전 보호 장치는 보호될 집적 회로 장치의 산화물 영역에 접속된 트랜지스터이다. 보호 장치는 전형적으로 MOS 트랜지스터의 게이트-산화물에 접속되지만, 유사한 방법으로 보호 장치에 접속됨으로써 플라즈마 충전 손상으로부터 보호될 수 있는 집적 회로 장치의 다른 유전 영역 또는 산화물 영역이 존재할 수도 있다. 예를 들어, 제 2A 도는 보호 장치(202)와, 이 보호 장치에 접속된 NMOS 트랜지스터(220)의 게이트 산화물 영역(204), PMOS 트랜지스터(230)의 게이트 산화물 영역(205), PMOS 캐패시터(240)의 산화물 영역(207) 및 NMOS 캐패시터(250)의 산화물 영역(209)에 대한 개략도를 나타낸다. 금속, 폴리실리콘 또는 다른 도전층이 박막 산화물 영역(204,205,207,209)을 보호 장치(202)에 전기적으로 접속한다.
바람직한 실시예에 있어서 보호 장치(202)는 플로팅 n 형 웰의 PMOS 트랜지스터 또는 개방 베이스 모드의 횡형 pnp 트랜지스터로서 설명될 수 있다. 제 2A 도에 도시된 개략도는 보호 장치(202)를 기생 횡형 npn 바이폴라 트랜지스터 (parasitic lateral npn bipolar transistor)(210)와 병렬로 연결된 PMOS 트랜지스터(208)로서 도시한다.
제 2B 도는 본 발명의 바람직한 실시예에 따라 제 2A 도에 도시된 플라즈마 보호 장치(202)의 횡단면도를 도시한다. 제 2B 도를 참조하면, 보호 장치(202)는 모두 제 1 도전형을 갖는 제 1 영역(212), 즉 드레인과, 제 2 영역(214), 즉 소스를 포함하는 MOS 장치이다. 드레인(212) 및 소스(214) 영역은 제 1 도전형과 반대인 제 2 도전형을 갖는 웰 영역(216) 내에 형성된다. 웰 영역은 제 1 도전형을 갖는 기판 상에 형성된다.
바람직한 실시예에 있어서, 제 1 도전형은 p 형이다. 따라서 바람직한 실시예에 있어서, 보호 장치(202)는 게이트(212) 및 소스(214)가 보호될 장치의 게이트 (220) 즉, 다른 박막 유전 영역에 접속되는 PMOS 장치이다. 바람직한 실시예에 있어서, p 형은 기판은 원래의 p 형 기판(228)의 표면 상에 형성된 에피택셜층 (epitaxial layer)(226)을 포함한다. 이와는 달리, 보호 장치(202)는 횡형 pnp 트랜지스터일 수도 있다. PMOS 트랜지스터가 형성될 때, 횡형 pnp 트랜지스터도 함께 형성된다. 횡형 pnp 트렌지스터의 베이스는 PMOS 장치의 플로팅 n 형 웰(216)이고, 횡형 pnp 트랜지스터의 에미터는 PMOS 장치의 소스(214)이며, 횡형 pnp 트랜지스터의 콜렉터는 PMOS 장치의 드레인(212)이다. 기생 횡형 pnp 바이폴라 트랜지스터의 유효 베이스 폭은 그의 PMOS 호스트(208)의 채널 길이와 동일하다.
보호될 장치는 플라즈마 충전 동안에 전하 형성에 의해 손상될 수 있으면서도 전형적으로 NMOS 트랜지스터 게이트, PMOS 트랜지스터 게이트 및/또는 게이트-산화물 캐패시터인 산화물 영역을 포함하는 어떤 장치든지 될 수 있다. 제 2A 도를 참조하면, PMOS 보호 장치는 NMOS 트랜지스터(220)의 게이트, PMOS 트랜지스터 (230)의 게이트, PMOS 캐패시터(240)의 게이트, 또는 NMOS 캐패시터(250)의 게이트에 접속될 수 있음을 알 수 있다. 설명을 위해, 제 2B 도 및 제 2C 도는 PMOS 트랜지스터 및 NMOS 트랜지스터에 접속된 보호 장치를 도시한다. 비록 제 2E 도 및 제 2C 도는 세 타입의 장치 중 두 장치에 접속된 보호 장치를 도시하지만, 보호 장치는 단일 장치 타입(a single device type) 또는 다수의 장치 타입(a plurality of device types) 또는 다수의 장치(a plurality of devices)에 접속될 수 있다. 제 2B 도를 참조하면, 바람직한 실시예에서, 보호 장치는 PMOS 트랜지스터이고, 보호될 산화물은 소스(222), 드레인(224) 및 게이트(225)를 포함하는 NMOS 트랜지스터(220)의 게이트 산화물(204)이다. 또한 보호 장치는 n 형 웰 영역(232)에 형성된 PMOS 트렌지스터(230)의 게이트 산화물(205)에 전기적으로 접속될 수도 있다. 제 2C 도에서, NMOS 보호 장치는 PMOS 트랜지스터(220)의 게이트 산화물 영역(204)과, p 형 웰 영역(232)에 형성된 NMOS 트랜지스터(230)의 게이트 산화물 영역(205)에 전기적으로 접속된다.
제 2B 도를 참조하면, PMOS 보호 장치의 게이트(218)와 소스(214)는 보호될 장치의 게이트에 전기적으로 접속되는 반면에, 드레인(212)은 접지된다. 따라서, 횡형 pnp 장치의 베이스(216)는 플로팅 상태이다. 콜렉터(212)는 접지되고, 에미터(214)는 호스트 PMOS 장치(208)의 게이트(218)와 보호될 MOS 장치의 게이트에 접속된다.
PMOS 트랜지스터(208)의 게이트(218)는 자신의 소스(214)(대개 (+)단자)에접속되어 있으므로, 보호 장치의 PMOS 트랜지스터(208)는 항상 오프 상태를 유지한다. 이것은 보호 장치(202)가 정규 회로 동작을 방해하지 않기 위해 필수적이다. n 형 웰(216)이 플로팅 상태이므로, pnp 횡형 트랜지스터는 개방 베이스 모드로 동작한다.
바람직한 실시예에서는 보호 장치가 PMOS 트랜지스터이고 보호될 집적 회로 장치가 MOS 트랜지스터 및/또는 게이트-산화물 캐패시터이지만, 이와는 달리 보호 장치가 n 형 기판 상의 p 형 웰 내에 제조된 NMOS 트랜지스터가 되도록 도전형을 반대로 할 수도 있다. 제 2C 도는 플라즈마 보호 장치의 다른 실시예의 횡단면도를 도시한다. 이 다른 실시예의 보호 장치(202)는 소스 및 드레인 영역(214, 212)이 n 형의 도전형이고, 웰(216)은 p 형의 도전형을 갖는 NMOS 트랜지스터이다. 기판(226)은 n 형의 도전형을 갖는다. 그러나 제 2C 도에서 알 수 있는 바와 같이, 보호 장치(202)가 NMOS 트랜지스터이면, 이 보호 장치(202)의 드레인(212)은 전원 전압(VDD)에 연결된 n 형 기판에 접속된다.
플라즈마 에칭 동안에, 전하는, 보호될 장치의 박막 산화물 영역(204)을 규정하는 폴리실리콘 또는 도전 물질에 접속된 금속 라인에 의해 수집된다. 전하가 산화물 영역(204)상에 축적됨에 따라, 기판에 대해 전압이 형성된다. 보호 장치 (202)는 모든 과잉 전하를 기판으로 적절히 배출함으로써 산화물 영역(204)의 전하 형성에 의한 최대 전압이 박막 산화물의 브레이크다운 전압 미만이 되도록 해야 한다. 본 명세서에서 제안된 보호 장치에 있어서, 이것은 바람직한 실시예의 기생횡형 pnp 바이폴라 트랜지스터의 개방 베이스 브레이크다운 특성에 의해 달성된다.
개방 베이스 브레이크다운 특성은 n 형 웰 브레이크다운 전압(BVCBO)에 대한 p 형 아일랜드의 기술 및 pnp 트랜지스터의 순방향 전류 이득(βF)에 의해 결정된다. 주어진 BVCBO에 대해, 개방 베이스 브레이크다운 전압(BVCEO)은 베이스 폭(호스트 PMOS 장치의 채널 길이 L)을 감소시켜 얻어지는 βF를 증가시킴으로써 감소될 수 있다. 제 3A 도는 본 발명에 따른 전하 보호 장치에 있어서 브레이크다운 전압의 전류-전압 특성을 도시한다. 제 3A 도에 도시된 실험 데이터는 서로 다른 베이스 폭에 대한 개방 베이스 브레이크다운 특성(에미터 전류 IE대 에미터-콜렉터 전압 VEC의 구성)을 도시한다. 라인(302)은 0.35㎛의 베이스 폭에 대한 에미터 전류 대 에미터-콜렉터 전압을 도시한다. 라인(304)은 0.4㎛의 베이스 폭에 대한 에미터 전류 대 에미터-콜렉터 전압을 도시한다. 라인(306)은 0.5㎛의 베이스 폭에 대한 에미터 전류 대 에미터-콜렉터 전압을 도시한다. 라인(308)은 0.7㎛의 베이스 폭에 대한 에미터 전류 대 에미터-콜렉터 전압을 도시한다.
제 3A 도로부터 알 수 있는 바와 같이, 보호 장치의 베이스 폭이 증가할수록 장치의 클램프 전압이 증가한다. 따라서, 보호 정도(클램프 전압)는 방지될 박막 산화물에 적합한 정도로 회로 설계에 의해 설정될 수 있다. 예를 들어, 제 3A 도를 참조하면, 8.0 볼트의 브레이크다운 전압을 갖는 8.0nm의 박막 산화물의 경우, 0.35㎛ 내지 0.5㎛의 채널 길이를 갖는 플로팅 웰 PMOS 장치가 적절한 정도의 보호를 제공할 것이다.
제 3A 도는 본 발명에 따라 다양한 채널 길이를 갖는 전하 보호 장치에 대한 브레이크다운 전압-전류 특성을 도시한다. 제 3B 도는 종래의 전하 보호 다이오드 (종래 기술)와, 본 발명에 따른 보호 장치의 브레이크다운 전압-전류 특성을 비교한다. 보호 다이오드와 본 발명에 따른 보호 장치의 브레이크다운 특성은 비교를 위해 동일한 공정 기법을 이용하여 제조된다. 제 3B 도에서, 라인(310)은 다이오드형 보호 장치에 대한 전류 대 전압을 도시한다. 라인(312)은 본 발명의 보호 장치에 대한 전형적인 에미터 전류 대 에미터-콜렉터 전압을 도시한다. 제 3B 도로 부터 알 수 있는 바와 같이, 본 발명의 보호 장치는 대략 10 볼트의 클램핑 전압을 갖는 다이오드형 보호 장치(종래 기술)보다 더 낮은 클램핑 전압(대략 8 볼트)을 갖는다.
보호 장치 구조는 그들이 보호하는 MOS 장치의 제조 동안 만들어진다. 공정의 세부 사항은 원하는 보호 정도와 원하는 물질에 따라 변할 수 있으며, 다음의 공정 흐름은 하나의 바람직한 공정을 기술하는 것일 뿐이다. 전형적으로, 장치는 p+ 기판 상에 4-5 ㎛의 p 형 에피택셜층에 설치된다. 활성 영역(active regions)이 패터닝된 후 표준 LOCOS 분리 공정이 뒤따른다. 다음, n 형 채널 및 p 형 채널 주입이 수행되고, 게이트 산화가 뒤따른다.
게이트 산화물의 형성 후에, 폴리실리콘층이 전형적으로 LPCVD에 의해 증착되고, 이 게이트 패턴(gate pattern)은 폴리실리콘 에칭 동안 이용되며, 그 이후에 폴리실리콘 재산화(poly-reoxidation)가 뒤따른다. 다음, n 형 LDD 패턴이 형성되고 인이 주입된다. 그 후, p 형 LDD 패턴이 만들어지고 붕소 주입이 수행된다. TEOS 측벽 스페이서(TEOS sidewall spacer)가 형성되고 나면, n 형 채널 소스 및 드레인 영역의 비소 주입과 p 형 채널 소스 및 드레인 영역 장치의 BF2주입이 뒤따른다. 각각의 주입 이후에는 전형적으로 급속 열 어닐링(rapid thermal anneal : RTA) 단계가 따른다.
이 시점에서, 도전성 상호 접속이 장치 간에 형성된다. 일 실시예에 있어서, 티타늄 실리사이드가 p 형 아일랜드 및 n 형 아일랜드에 증착된다. PGS 글래스(PGS glass)는 제 1 레벨간 유전체(first interlevel dielectric)로서 증착되고, 콘택트 윈도우(contact windows)가 제 1 레벨간 유전체 상에 패터닝 및 에칭된다. 그 이후에 평탄화 단계(planarization step)가 뒤따른다. 평탄화 이후에, TiN/W 플러그(TiN/W plug)가 블랭킷 에치-백(blanket etch-back)에 의해 증착 및 패터닝된다. 그 뒤, 제 1 레벨 금속 상호접속(first-level metal interconnect)을 형성하는 Ti/AlCu/TiN 증착이 뒤따른다. 이 단계 이후에는 에칭, Ti/AlCu/TiN 증착 및 블랭킷 에치-백을 통한 제 2 레벨 유전체 증착(second-level dielectric deposition), 평탄화, 콘택트-2 패터닝(contact-2 patterning)이 뒤따른다. 제 2 레벨의 Ti/AlCu/TiN은 증착, 패터닝 및 에칭되어, 제 2 레벨의 상호접속이 형성된다. 추가 레벨의 상호 접속도 유사한 방식으로 형성된다.
전술한 설명은 예시를 위한 것으로, 한정하려는 의도로 작성된 것이 아님을 이해해야 한다. 본 발명의 범주는 전술한 설명에 관하여 결정되는 것이 아니라 첨부된 청구 범위 및 이 청구 범위와 동등한 모든 범주와 관련하여 결정되어야 한다.
제 1A 도는 종래 기술의 박막 산화물 플라즈마 보호 다이오드(thin oxide plasma protection diode)의 개략도,
제 1B 도는 제 1A 도에 도시된 종래 기술의 전하 보호 다이오드의 횡단면도,
제 2A 도는 본 발명의 바람직한 실시예에 따라 PMOS 트랜지스터(PMOS transistor), NMOS 트랜지스터(NMOS transistor), PMOS 캐패시터(PMOS capacitor)및 NMOS 캐패시터(NMOS capacitor)에 접속된 플라즈마 보호 장치의 개략도,
제 2B 도는 PMOS 및 NMOS 트랜지스터에 접속된 플라즈마 보호 장치의 횡단면도,
제 2C 도는 PMOS 및 NMOS 트랜지스터에 접속된 플라즈마 보호 장치의 다른 실시예의 횡단면도,
제 3A 도는 본 발명의 바람직한 실시예에 따라 다양한 채널 길이(channel length)를 갖는 전하 보호 장치의 개방 베이스 브레이크다운 전압-전류(open-base breakdown voltage-current) 특성을 나타낸 도면,
제 3B 도는 본 발명의 바람직한 실시예에 따른 보호 다이오드 및 보호 장치의 사전 정의된 채널 길이에 대한 브레이크다운 전압-전류 특성을 나타낸 도면.
도면의 주요 부분에 대한 부호의 설명
202 : 보호 장치
204 : NMOS 트랜지스터의 산화물 영역
205 : PMOS 트랜지스터의 산화물 영역
207 : PMOS 캐패시터의 산화물 영역
209 : NMOS 캐패시터의 산화물 영역
210 : 횡형 npn 바이폴라 트랜지스터
212, 224 : 드레인 214, 222 : 소스
216 : n형 웰 218, 226 : 게이트
220 : NMOS 트랜지스터 226 : 에피택셜 층
228 : p 형 기판 230 : PMOS 트랜지스터
240 : PMOS 캐패시터 250 : NMOS 캐패시터
Claims (11)
- 집적 회로 제조 시의 플라즈마 처리 동안에 플라즈마 충전 손상(plasma charging damage)으로부터 장치의 산화물 영역(oxide region)을 보호하는 보호 장치에 있어서,① 제 1 도전형(first conductivity type)을 갖는 기판(substrate)과,② 상기 기판에 형성되며 상기 제 1 도전형의 반대인 제 2 도전형(second conductivity type)을 갖는 웰 영역(well region)과,③ 상기 웰 영역에 형성되며 상기 제 1 도전형을 갖는 제 1 영역과,④ 상기 웰 영역에 형성되며 상기 제 1 도전형을 갖는 제 2 영역과,⑤ MOS 트랜지스터를 형성하도록 상기 제 1 영역과 상기 제 2 영역 사이의 상기 기판 표면 위에 위치된 유전 영역(dielectric region)을 포함하는 게이트 영역(gate region)과,⑥ 상기 게이트 영역과 상기 제 1 영역을 상기 산화물 영역에 전기적으로 접속하는 제 1 도전체와,⑦ 상기 기판을 상기 제 2 영역에 전기적으로 접속하는 제 2 도전체를 포함하되,상기 웰 영역은 플로팅(floating) 상태이고, 상기 MOS 트랜지스터의 턴-온 전압(turn-on voltage)은 충분히 낮아서, 상기 집적 회로에 대해 플라즈마 에칭(plasma etching)을 수행한 결과 상기 산화물 영역에 전하가 형성되더라도, 상기 산화물 영역 양단에 브레이크다운 전압(breakdown voltage)이 나타나기에 충분할 만큼 상기 전하 형성이 이루어지기 전에 상기 MOS 트랜지스터가 턴-온되어 상기 전하를 방출함으로써 상기 산화물 영역이 손상되는 것을 막아주는산화물 영역 보호 장치.
- 제 1 항에 있어서,상기 제 1 도전형은 p-형(p-type)인 산화물 영역 보호 장치.
- 제 2 항에 있어서,상기 제 2 영역은 전기적으로 접지되는 산화물 영역 보호 장치.
- 제 1 항에 있어서,상기 제 1 도전형은 n-형(n-type)인 산화물 영역 보호 장치.
- 제 4 항에 있어서,상기 제 2 영역은 전원 전압에 전기적으로 접속되는 산화물 영역 보호 장치.
- 제 1 항에 있어서.보호될 상기 산화물 영역은 보호될 MOS 트랜지스터 장치의 게이트 유전 영역(gate dielectric region)인 산화물 영역 보호 장치.
- 제 1 항에 있어서,보호될 상기 산화물 영역은 게이트-산화물 캐패시터(gate-oxide capacitor)의 산화물 영역(oxide region)인 산화물 영역 보호 장치.
- 제 1 항에 있어서,상기 보호 장치의 클램핑 전압(clamping voltage)은 보호될 상기 장치의 유전 영역 브레이크다운 전압(dielectric breakdown voltage) 미만인 산화물 영역 보호 장치.
- 제 1 항에 있어서,상기 제 1 도전형은 p 형이고,상기 제 2 영역은 전기적으로 접지되고,상기 MOS 트렌지스터의 상기 제 1 영역은 또한 횡형 pnp 장치(lateral pnp device)의 콜렉터이고, 상기 웰 영역은 상기 횡형 pnp 장치의 베이스에 대응하며, 상기 MOS 트랜지스터의 상기 제 2 영역은 또한 상기 횡형 pnp 장치의 콜렉터인 산화물 영역 보호 장치.
- 제 1 항에 있어서,상기 제 1 도전형은 n 형이고,상기 제 2 영역은 전기적으로 전원 전압에 접속되며,상기 MOS 트랜지스터의 상기 제 1 영역은 또한 횡형 npn 바이폴라 장치(lateral pnp bipolar device)의 콜렉터이고, 상기 웰 영역은 상기 횡형 npn 바이폴라 장치의 베이스에 대응하며, 상기 MOS 트랜지스터의 상기 제 2 영역은 또한 상기 횡형 npn 바이폴라 장치의 콜렉터인 산화물 영역 보호 장치.
- 제 1 항에 있어서,상기 보호 장치의 클램프 전압(clamp voltage)은 상기 MOS 트랜지스터의 채널 길이를 줄임으로써 감소될 수 있는 산화물 영역 보호 장치.
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