KR100249016B1 - 반도체장치의 이에스디 보호회로 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 ESD 보호회로 제조방법에 관한 것으로서 특히, 트렌치형 정전방전(Electrostatic discharge : 이하, ESD라 칭함) 구조를 사용하여 방전 경로를 증가시키므로서 보다 적은 면적에서 동일한 ESD 수준을 유지하도록 하여 이에스디 보호회로의 면적과 입력 캐패시턴스를 감소시킨 이에스디보호회로의 제조방법을 제공한다.
이를 위하여 본 발명은 제 2 도전형 웰이 형성된 제 1 도전형 반도체기판에 필드산화막을 형성하여 제 2 도전형 웰에 제 1활성영역과 제 2 활성영역 그리고 제 3 활성영역을 형성하는 단계와, 제 1 활성영역과 상기 제 2 활성영역에 각각 제 1 트렌치와 제 2 트렌치를 형성하는 단계와, 제 1 트렌치와 제 2 트렌치 하부 및 측면내측에 제 2 도전형 웰 내부방향으로 고농도로 도핑된 제 1 도전형 제 1 졍션과 고농도로 도핑된 제 1 도전형 제 2 졍션을 형성하는 단계와, 제 3 활성영역에 고농도로 도핑된 제 2 도전형 제 3 졍션을 형성하는 단계와, 제 1 트렌치와 상기 제 2 트렌치를 포함하는 제 2 도전형 웰 전표면에 층간절연층을 형성하는 단계와, 제 1 트렌치와 제 2 트렌치에 채워진 층간절연층을 모두 제거하고 동시에 층간절연층을 관통시켜 제 3 졍션 표면의 일부를 노출시키는 단계와, 층간절연층의 제거된 부위인 제 1 트렌치와 상기 제 2 트렌치 그리고 제 3 졍션표면까지 관통된 부위에 각각 도전체를 충전시켜 각각 제 1 플러그및 제 2 플러그 그리고 제 3 플러그를 형성하는 단계와, 제 1 전극과 연결된 제 1 도선과 제 2 전극 및 제 3 전극과 연결되는 제 2 도선을 형성하는 단계로 이루어진다.
Description
본 발명은 반도체장치의 ESD 보호회로 제조방법에 관한 것으로서 특히, 트렌치형 정전방전(Electrostatic discharge : 이하, ESD라 칭함) 구조를 사용하여 방전 경로를 증가시키므로서 보다 적은 면적에서 동일한 ESD 수준을 유지하도록 하여 이에스디 보호회로의 면적과 입력 캐패시턴스를 감소시킨 이에스디보호회로의 제조방법에 관한 것이다.
반도체장치가 고집적화됨에 따라 소오스 및 드레인영역으로 이용되는 불순물영역과 배선 폭이 감소되고 있다. 이에 따라, 반도체장치는 불순물영역 및 배선의 저항이 증가하여 동작 속도가 저하되는 문제점이 발생되었다.
그러므로, 반도체장치 내의 소자들의 배선을 알루미늄 합금 및 텅스텐 등의 저저항 물질로 형성하거나, 또는, 게이트전극와 같이 다결정실리콘으로 형성하는 경우에 실리사이드층을 형성하여 저항을 감소시키기도 한다. 상기에서 다결정실리콘으로 형성된 게이트전극에 실리사이드층을 형성할 때 불순물영역의 표면에도 실리사이드층을 형성하여 저항을 감소시킨다.
그러나, 반도체장치의 입출력단자는 과도전압 또는 얇은 게이트산화막으로 인한 항복전압(breakdown voltage)의 저하 등에 따른 정전방전에 의해 파괴되기 쉽다. 즉, 드레인영역이 저저항의 실리사이드층을 갖는다면 인가되는 전압이 고루 분산되지 않고 LDD(Lightly Doped Drain)영역에 집중되어 반도체소자가 파괴된다. 그러므로, 입출력단자에 소오스 및 드레인영역으로 이용되는 불순물영역과 다결정실리콘으로 형성된 게이트전극의 저항을 크게하여 인가되는 전압을 고루 분산시켜 정전방전 파괴를 방지하는 ESD 보호 트랜지스터를 형성하였다.
도 1 은 종래 기술에 따른 반도체장치의 ESD 보호회로의 단면도이다.
P형의 반도체기판(1) 또는 P형 웰(well, 1)이 형성된 부위에 소정 부분에 LOCOS(Local Oxidation of Silicon) 방법 등에 의해 필드산화막(2)을 형성하여 소자의 활성영역, 즉, 내부 회로의 노말트랜지스터가 형성될 영역(도시안됨)과 패드부와 연결되는 ESD 보호트랜지스터를 형성한다. 이러한 이에스디 보호회로는 이에스디 차지(charge)를 패드에서 알루미늄배선(3)을 통해 제 1 n+ 졍션(5, 드레인 혹은 콜렉터)으로 연결하고 그라운드와 연결된 제 2 n+ 졍션(6, 소스 혹은 이미터)로 구성되어 있다. 이때 n+ / p 웰졍션 모서리에 높은 전계가 형성되는 것을 방지하기 위하여 드레인 콘택(3)과 졍션의 모서리 즉 필드산화막(2)과는 3 - 10 ㎛ 정도의 공간(7)을 확보한다. 그리고 고농도로 도핑된 p+ 졍션은 베이스의 역할을 한다.
도 2 는 종래 기술에 따른 반도체장치의 도 1 과 비교하여 깊게 형성된 고농도의 n 형 졍션을 갖는 ESD 보호회로의 단면도이다.
종래의 이디에스 보호회로중 방전면적을 물리적으로 증가시키기 위하여 깊게 형성된 n+ 졍션(25)을 사용한 구조로서 이러한 보호회로에서는 바이폴라 트렌지스터(bipolar junction transistor)의 베이스 폭의 증가로 이에스디 회로의 방전 능력은 향상되어도 드레인 콘택(23)에서 수평방향으로의 전류의 집중을 막기 위해서 도 1 의 구조에서 보다 긴 드레인 콘택(23)과 졍션모서리 즉 필드산화막(22)과의 공간을 확보하여야 한다.
이러한 이디에스 보호회로의 동작을 살펴보면 다음과 같다.
먼저 패드(24)에 마이너스 이에스디 차지를 인가하면 패드(24)에 연결된 n+ / p웰 다이오드는 순방향 바이어스가 걸리면서 p 웰에 바이어스가 인가된다. 이때의 조건은 패드단 n+(이미터)의 전압이 VESD이고 (단,VESD＜ 0), p 웰(베이스)의 전압은 VESD와 0.7 볼트의 합이며 VSS단 n+(콜렉터)는 0 볼트가 되므로 (왜냐하면 npn 바이폴라 트렌지스터의 베이스와 이미터의 전압차이는 0.7 볼트이고 콜렉터와 이미터의 전압차이는 VESD와 같기 때문) 바이폴라 트렌지스터는 활성모드로 동작하며 이에스디 차지를 VSS단으로 방전한다.
또한 패드(24)에 플러스 이에스디 차지를 인가하면 패드(24)에 연결된 n+ / p웰 다이오드는 역방향 바이어스가 걸리고 이러한 역방향 바이어스가 증가하면서 n+ / p웰 다이오드에서 항복전압(breakdown voltage)이 발생한다. 이러한 항복전압에 의해 p웰에 바이어스가 인가된다. 이때의 바이어스 조건은 패드단 n+(콜렉터)의 전압이 VESD이고 (단,VESD＞ 0), p 웰(베이스)의 전압은 0.7 볼트 보다 크며 VSS단 n+(이미터)는 0 볼트가 되므로 (왜냐하면 npn 바이폴라 트렌지스터의 베이스와 이미터의 전압차이는 0.7 볼트보다 크고 콜렉터와 이미터의 전압차이는 VESD와 같기 때문) 바이폴라 트렌지스터는 활성모드 혹은 포화모드로 동작하면서 이에스디 차지를 VSS단으로 방전한다.
이러한 경우 n+ 영역의 저항은 콘택부에서 수평방향으로는 도핑된 n+의 농도가 높아서 저항이 매우 낮으며, 콘택부에서 수직방향으로는 도핑된 n+ 농도가 낮아지므로 저항이 크게 된다. 따라서 초기 n+ / p웰 항복전압 발생시 n+ 졍션의 수평경계면에 전류의 집중을 막기 위하여 드레인 콘택부와 활성영역 모서리와의 공간을 졍션의 깊이 보다 10 배이상 길게 확보하여야한다.
상술한 바와 같이 종래의 반도체장치의 이디에스 보호회로에서는 불순물이 매립되어 형성된 졍션 모서리의 전계감소를 위한 드레인 콘택 부위와 활성영역 모서리와의 공간을 확보하기 위하여 졍션이 차지하는 면적증가가 필연적으로 요구되기 때문에 이디에스 보호회로면적의 증가와 함께 입력 캐패시턴스의 증가로 고집적 제품이나 고속을 요하는 제품의 제조가 곤란한 문제점이 있다.
따라서, 본 발명의 목적은 트렌치형 정전방전(Electrostatic discharge : 이하, ESD라 칭함) 구조를 사용하여 방전 경로를 증가시키므로서 보다 적은 면적에서 동일한 ESD 수준을 유지하도록 하여 이에스디 보호회로의 면적과 입력 캐패시턴스를 감소시킨 이에스디보호회로의 제조방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 이디에스 보호회로의 제조방법은 제 2 도전형 웰이 형성된 제 1 도전형 반도체기판에 필드산화막을 형성하여 제 2 도전형 웰에 제 1활성영역과 제 2 활성영역 그리고 제 3 활성영역을 형성하는 단계와, 제 1 활성영역과 상기 제 2 활성영역에 각각 제 1 트렌치와 제 2 트렌치를 형성하는 단계와, 제 1 트렌치와 제 2 트렌치 하부 및 측면내측에 제 2 도전형 웰 내부방향으로 고농도로 도핑된 제 1 도전형 제 1 졍션과 고농도로 도핑된 제 1 도전형 제 2 졍션을 형성하는 단계와, 제 3 활성영역에 고농도로 도핑된 제 2 도전형 제 3 졍션을 형성하는 단계와, 제 1 트렌치와 상기 제 2 트렌치를 포함하는 제 2 도전형 웰 전표면에 층간절연층을 형성하는 단계와, 제 1 트렌치와 제 2 트렌치에 채워진 층간절연층을 모두 제거하고 동시에 층간절연층을 관통시켜 제 3 졍션 표면의 일부를 노출시키는 단계와, 층간절연층의 제거된 부위인 제 1 트렌치와 상기 제 2 트렌치 그리고 제 3 졍션표면까지 관통된 부위에 각각 도전체를 충전시켜 각각 제 1 플러그및 제 2 플러그 그리고 제 3 플러그를 형성하는 단계와, 제 1 전극과 연결된 제 1 도선과 제 2 전극 및 제 3 전극과 연결되는 제 2 도선을 형성하는 단계로 이루어진다.
도 1 은 종래 기술에 따른 반도체장치의 ESD 보호회로의 단면도
도 2 는 종래 기술에 따른 반도체장치의 깊게 형성된 고농도의 n 형 졍션을 갖는 ESD 보호회로의 단면도
도 3 은 본 발명에 따른 반도체장치의 ESD 보호회로의 단면도
도 4a 내지 4c 는 본 발명에 따른 반도체장치의 ESD 보호회로의 제조공정 단면도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 3 은 본 발명에 따른 반도체장치의 ESD 보호회로의 단면도이다.
필드산화막(32)이 형성된 실리콘기판(31 포함)위에 내부회로(38)와 연결되는 패드(34)와 여기에 금속배선(333)이 연결되고 이 금속배선(333)은 다시 텅스텐 플러그(33)와 연결되며 이러한 텅스텐 플러그(33)는 p웰(31) 내에 형성된 제 1 n+ 졍션(35)에 각각 전기적으로 연결되어 있다. 제 1 n+ 졍션(35)과 p 웰(31) 그리고 제 2 n+ 졍션(36)은 npn 형 바이폴라 트렌지스터를 형성하며 제 2 n+ 졍션(36)은 다시 제 2 텅스텐플러그(331), 제 2 금속배선(332)과 연결되어 그라운드 된다. 이때 형성된 제 1 텅스텐플러그(33)는 제 1 졍션(37)의 모서리로 부터 충분한 공간(37)을 두고 형성되고 또한 졍션의 깊이에 있어서도 졍션의 바닥면과 이러한 공간(377)을 가지며 형성되어 있다. 따라서 본 발명의 이디에스 보호회로는 패드(34)와 이에스디 차지를 방전시키기 위한 npn 바이폴라트렌지스터(35, 31, 36)로 구성되어 있다.
도 4a 내지 4c 는 본 발명에 따른 반도체장치의 ESD 보호회로의 제조공정 단면도이다.
도 4a 에 있어서, P형의 반도체기판(41)의 소정 부분에 LOCOS 방법 등에 의해 필드산화막(42)을 형성하여 활성영역, 즉, 내부 회로의 노말트랜지스터가 형성될 영역(도시 안됨)과 입출력단자의 ESD 보호 트랜지스터가 형성될 영역을 한정한다. 이때 반도체 기판이 n 형인 경우 이온주입 등의 방법으로 p웰(41)을 형성한다.
그리고 기판(41)의 전표면에 질화막(43)을 증착하여 형성하고 다시 그 위에 산화막(44)을 증착하여 형성한 다음 사진공정으로 트렌치 형성부위에 포토레지스트 패턴(도시 안됨)을 형성한 후 포토레지스트 패턴으로 보호되지 아니하는 부위의 산화막(44)과 질화막(43)을 제거한다. 그리고 잔류한 산화막(44)과 잔류한 질화막(43)을 마스크로 이용한 비등방성식각을 실시하여 기판(41)의 일부를 제거하여 제 1 트렌치(400)와 제 2 트렌치(401)를 형성한다.
그리고 트렌지스터 형성을 위한 n+ 로 고농도 도핑된 졍션을 제 1 트렌치(400)와 제 2 트렌치(401) 하부 및 측면에 형성하기 위하여 잔류한 산화막(44)과 질화막(43)을 마스크로 이용한 고농도 이온주입을 POCl3로 실시하여 졍션형선 부위에 불순물을 주입한 다음 확산시켜 제 1 n+ 졍션(45)과 제 2 n+ 졍션(46)을 형성한다. 이러한 졍션들은 패드부에서 인가되는 전압의 극성에 따라 각각 바이폴라트렌지스터의 이미터와 콜렉터가 된다.
도 4b에 있어서, 잔류한 산화막과 질화막을 제거한 다음 필드산화막(42)을 사이에 두고 제 2 n+ 졍션(46)과 이웃한 활성영역 부위에 고농도로 도핑된 p+ 졍션(47)을형성한다. 이때 형성된 p+ 졍션(47)은 바이폴라트렌지스터에서의 베이스가 된다.
그리고 산화실리콘으로 패시베이션층(48)을 기판(41)의 전표면에 형성한 다음 다시 제 1 전극(431)과 제 2 전극(432) 그리고 소스/드레인 전극(433)인 제 3 전극(433)을 형성하기 위한 포토레지스트 패턴(도시 안됨)을 사진공정으로 형성한 후 이 패턴으로 보호되지 아니하는 부위의 패시베이션층(48)을 제거하여 콘택홀을 형성한다.
그다음 텅스텐을 콘택홀내부를 완전히 충전(filling)시킬 수 있도록 증착한 후 증착된 텅스텐과 패시베이션층(48)의 표면이 동일 평면상에 위치하도록 평탄화 시켜 제 1 전극(431)과 제 2 전극(432) 그리고 소스/드레인 전극인 제 3 전극(433)을 형성한다.
도 4c에 있어서,금속배선형성을 위한 금속층을 전면에 증착한 후 패터닝하여 제 1 전극(431)과 연결된 제 1 금속배선(33)은 패드부(도시 안됨)로 연결되게 하고 제 2 전극(432)과 제 3 전극(433)은 제 2 금속배선(332)과 연결되어 그라운드된다. 완성된 이에스디 회로는 구조상 제 1 n+ 영역(45)과 제 2 n+ 영역(46)의 불순물의 농도가 트렌치(400, 401) 형성시 노출된 기판의 표면으로 부터 불순물이 확산되었으므로 졍션영역 전체에서 균일하기 때문에 전압이 인가되었을때 어느 특정부위로의 전류집중은 발생하지 아니한다.
이렇게 완성된 이에스디 보호회로의 동작은 패드에 마이너스 차지가 인가된 경우에는 전술한 종래의 이에스디 보호회로의 경우와 같으나, 패드부에 플러스 이에스디 차지가 인가되면 패드와 p웰간의 캐패시턴스에 의헤 p웰의 바이어스가 상승하고 팩드에 연결된 n+ / p웰 다이오드는 역바이어스가 걸리게므로 바이폴라트렌지스터는 활성모드 또는 포화모드로 동작하면서 이에스디 차지를 VSS단으로 방전하게 된다. 프러스 차지 인가시 비이어스 조건은 제 1 n+ 졍션 즉 콜렉터의 전압을 VESD라하고(＞0) 베이스인 p웰의 전압이 0.7 볼트보다 크면 VSS단에 위치한 제 2 n+ 영역인 이미터의 전압은 0 이 되게 되는데 이는 npn 형 트렌지스터의 베이스와 이미터 상이의 전압이 0.7 볼트 보다 크고 콜렉터와 이미터 사이의 전압크기는 이에스디 전압과 같기 때문이다.
따라서, 본 발명은 졍션에서 수평방향과 수직방향의 도핑 프로필이 동일하기 때문에 종래의 문제점인 n+ 졍션의 수평방향의 전류집중이 발생하지 아니하므로 드레인콘택부위와 활성영역 모서리간의 공간확보를 감소시킬수 있으며, 또한 수직방향으로의 n+ 졍션에서의 저항의 감소로 바이폴라트렌지스터의 수율(gain)이 증가하게 되어 이에스디 보호회로 면적의 감소와 이에따른 입력캐패시턴스도 감소하게 된다.
Claims (3)
- 제 2 도전형 웰이 형성된 제 1 도전형 반도체기판에 필드산화막을 형성하여 상기 제 2 도전형 웰에 제 1활성영역과 제 2 활성영역 그리고 제 3 활성영역을 형성하는 단계와,상기 제 1 활성영역과 상기 제 2 활성영역에 각각 제 1 트렌치와 제 2 트렌치를 형성하는 단계와,상기 제 1 트렌치와 제 2 트렌치 하부 및 측면내측에 상기 제 2 도전형 웰 내부방향으로 고농도로 도핑된 제 1 도전형 제 1 졍션과 고농도로 도핑된 제 1 도전형 제 2 졍션을 형성하는 단계와,상기 제 3 활성영역에 고농도로 도핑된 제 2 도전형 제 3 졍션을 형성하는 단계와,상기 제 1 트렌치와 상기 제 2 트렌치를 포함하는 상기 제 2 도전형 웰 전표면에 층간절연층을 형성하는 단계와,상기 제 1 트렌치와 상기 제 2 트렌치에 채워진 상기 층간절연층을 모두 제거하고 동시에 상기 층간절연층을 관통시켜 상기 제 3 졍션 표면의 일부를 노출시키는 단계와,상기 층간절연층의 제거된 부위인 상기 제 1 트렌치와 상기 제 2 트렌치 그리고 상기 제 3 졍션표면까지 관통된 부위에 각각 도전체를 충전시켜 각각 제 1 플러그및 제 2 플러그 그리고 제 3 플러그를 형성하는 단계와,상기 제 1 전극과 연결된 제 1 도선과 상기 제 2 전극 및 상기 제 3 전극과 연결되는 제 2 도선을 형성하는 단계로 이루어진 반도체장치의 이에스디 보호회로 제조방법.
- 청구항 1에 있어서, 상기 제 1 졍션과 상기 제 2 졍션은 상기 졍션형성 부위에 불순물을 주입한 다음 확산시켜 형성하는 것이 특징인 반도체장치의 이에스디 보호회로 제조방법.
- 청구항 1에 있어서, 상기 제 1 도선은 패드부로 연결되게 하고 상기 제 2 도선은 그라운드시키는 것이 특징인 반도체장치의 이에스디 보호회로 제조방법.
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