KR100424172B1 - 정전기 보호장치가 구비된 반도체 장치의 제조방법 - Google Patents

정전기 보호장치가 구비된 반도체 장치의 제조방법 Download PDF

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Abstract

본 발명은 고속 반도체장치의 입력 커패시턴스를 감소 및 제거하고, ESD 특성을 향상시킬 수 있는 정전기 보호장치가 구비된 반도체 장치에 관한 것으로, 제 1 도전형 반도체 기판상에 형성되는 게이트 전극과, 상기 게이트 전극 일측의 반도체 기판에 형성되는 제 2 도전형 저농도 드레인 영역과, 상기 제 2 도전형 저농도 드레인 영역에 선택적으로 형성되는 제 2 도전형 고농도 드레인 영역과, 상기 게이트 전극 타측의 반도체 기판에 형성되는 제 2 도전형 고농도 소오스 영역과, 상기 결과물 상부에 형성되는 층간 절연막과, 상기 층간 절연막을 선택적으로 식각하여 제 2 도전형 고농도 소오스 영역이 소정부분 노출되도록 형성되는 제 1 콘택홀과, 상기 층간 절연막을 선택적으로 식각하여 제 2 도전형 고농도 드레인 영역의 표면에서 더 깊게 형성되는 제 2 콘택홀을 포함하는 것을 특징으로 한다.

Description

정전기 보호장치가 구비된 반도체 장치의 제조방법{A METHOD FOR MANUFACTURING OF SEMICONDUCTOR DEVICE WITH ELECTOR STATIC DISCHARGE PROTECTOR}
본 발명은 정전기 보호장치가 구비된 반도체 장치의 제조방법에 관한 것으로, 특히 고속 반도체장치의 입력 커패시턴스(Input Capacitance)를 감소 및 제거하고, ESD(Electro Static Discharge) 특성을 향상시킬 수 있는 정전기 보호장치가 구비된 반도체 장치의 제조방법에 관한 것이다.
일반적으로 반도체 소자는 웨이퍼 상태에서 다수개가 함께 제작된 후에 칩으로 절단되어 패키지된 후 사용되는데, 웨이퍼 상태나 패키지 상태에서 제조 공정중이나 운반 중에 인체에 의해 발생되는 ESD가 인가되면 순간전압 4000V 이상의 고전압이 인가되어 소자를 파괴한다.
상기와 같은 내부회로 손상은 ESD 인가시 입력패드를 통해 주입된 전하가 내부회로를 거쳐 최종적으로 다른 단자로 빠져나가면서 일으키는 주울(joule) 열에 기인한다. 즉, 이러한 주울열에 의해 발생하는 접합 스파이킹(junction spiking)과 산화막 파열(rupture) 현상 등 때문에 상기와 같은 내부회로의 손상이 발생된다.
이를 해결하기 위해 정전기 방전 때 주입된 전하가 내부회로를 통해 빠져나가기 전에 입력패드에 주입된 전하를 곧바로 전원공급 단자쪽으로 방전시킬 수 있는 정전기 방전 보호회로를 삽입하여 정전기 방전으로 인한 반도체 소자의 손상을 방지한다.
한편, ESD 보호장치는 입력패드와 내부회로 사이에서 ESD 인가시 대부분의전류를 소모하는 필드 트랜지스터와, 내부회로의 게이트 절연막을 보호하기 위한 게이트 그라운드 NMOS 트랜지스터와, 상기 NMOS트랜지스터로의 과도한 전류 유입을 방지하는 저항을 구비한 회로로 구성된다.
상기 ESD 보호용 필드 트랜지스터는 p웰을 구비한 반도체 기판상에 형성되어 있는 소자 격리막의 일측 및 타측 반도체 기판에 필드 트랜지스터의 소오스/드레인 영역이 되는 n+불순물 확산영역이 형성되어 있으며, 상기 일측의 n+불순물 확산영역은 입력 핀과 연결되고, 타측 n+불순물 확산영역은 VSS와 연결되어 있다.
이러한 ESD 보호장치는 ESD 인가시 보호소자 자체가 파괴되는데, 그 중에서도 필드 트랜지스터의 드레인 영역이 주로 손상된다. 이는 드레인 영역이 입력핀과 집적 연결되어 있기 때문이다.
이하, 첨부된 도면을 참조하여 종래의 정전기 보호장치가 구비된 반도체 장치 및 제조방법에 대하여 설명하기로 한다.
도 1a는 종래의 정전기 보호장치의 ESD 트랜지스터를 나타낸 레이아웃도이고, 도 1b는 도 1a의 Ⅰ-Ⅰ′선에 따른 정전기 보호장치의 ESD 트랜지스터의 구조단면도이다.
도 1a 및 도 1b에 도시한 바와 같이 p웰을 구비한 반도체 기판(10)에 활성영역과 필드영역을 정의한 후, 상기 반도체 기판(10)의 필드영역에 소자 격리막(11)이 형성된다.
이어, 상기 소자 격리막(11)에 의해 격리된 반도체 기판(10)상의 활성영역에일방향으로 게이트 절연막(12)을 구비한 게이트 전극(13a)이 형성된다. 그리고 상기 게이트 전극(13a) 양측의 반도체 기판(10)에 소오스 영역(15)과 드레인 영역(16)이 각각 형성된다.
이어서, 상기 소오스 영역(15) 및 드레인 영역(16)의 표면이 소정부분 노출되도록 복수개의 제 1 콘택홀(18a,18b)을 갖는 제 1 층간 절연막(17)이 형성된다. 이때, 상기 드레인 영역(16)에 형성된 제 1 콘택홀(18b)은 상기 게이트 전극(13a)과 약 2㎛ 이상 이격된 거리에 형성된다.
한편, 상기 게이트 전극(13a)과 제 1 콘택(18b)의 이격된 거리가 짧아 저항이 작을 경우, 상기 게이트 전극(13a)으로 정전기가 방전되어 트랜지스터 채널부의 게이트 절연막(12)이 파괴된다.
그리고 상기 게이트 전극(13a)과 제 1 콘택(18b)의 이격거리는 입력 커패시턴스의 주요 파라미터(parameter)이다.
이어, 상기 제 1 콘택홀(18a,18b)내에 제 1 도전층(19)이 형성되고, 상기 제 1 도전층(19)과 연결되며 상기 게이트 전극(13a)과 오버랩 되지 않도록 상기 소오스 영역(15) 및 드레인 영역(16)에 제 1 금속층 패턴(20)이 형성된다. 이때, 상기 제 1 도전층(19)은 텡스텐이다.
그리고 상기 제 1 금속층 패턴(20)이 소정부분 노출되도록 제 2 콘택홀(22a,22b)을 갖는 제 2 층간 절연막(21)이 형성된 후, 상기 제 2 콘택홀(22a,22b)내에 제 2 도전층(23)이 형성된다. 이때, 상기 드레인 영역(16)에 형성된 제 2 콘택홀(22b)은 제 1 콘택홀(18b) 사이에 오버랩 되지 않도록형성되고, 제 2 도전층(23)은 텡스텐이다.
이어서, 상기 제 2 도전층(23)과 연결되며, 상기 게이트 전극(13a)과 오버랩되지 않도록 상기 소오스 영역(15) 및 드레인 영역(16)에 선택적으로 제 2 금속층 패턴(24)이 형성된다.
여기서, 입력 커패시턴스는 도 1a의 드레인 영역(16)의 면적(C ×D)이 80∼90%를 차지한다.
상기와 같은 종래의 정전기 보호장치가 구비된 반도체 장치에 있어서는 다음과 같은 문제점이 있었다.
즉, 종래와 같은 ESD 보호장치에서 주요 파라미터는 드레인 영역의 저항을 확보하기 위해 형성된 콘택과 게이트 전극간의 이격 거리인데, 이 이격 거리의 저항이 작아 ESD 트랜지스터의 게이트 전극으로 방전될 경우 트랜지스터 채널부의 게이트 절연막이 파괴된다.
따라서, 드레인 영역의 저항을 확보하기 위한 콘택과 게이트 전극간의 이격 거리를 크게 설계하였다.
그리고 드레인 영역의 저항을 확보하기 위한 콘택과 게이트 전극간의 이격 거리를 크게 설계할 경우, 드레인 영역의 면적이 넓어져 입력 커패시턴스가 증가하였다.
따라서, 입력 커패시턴스의 증가는 데이터의 입/출력을 지연시켜 소자의 고속화를 방해한다.
또한, 고속동작 제품에서 집적성과 방열성이 좋은 CSP(Chip Scale Package) 타입을 사용할 경우 CDM(Charged Device Model)에 취약하다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 ESD 트랜지스터의 드레인 저항을 확보하기 위해 형성한 콘택과 게이트 전극간의 이격 거리와 ESD 특성과의 상관성을 감소 또는 제거하여 ESD의 특성을 향상시킬 수 있는 정전기 보호장치가 구비된 반도체 장치의 제조방법을 제공하는데 그 목적이 있다.
도 1a는 종래의 정전기 보호장치의 ESD 트랜지스터를 나타낸 레이아웃도
도 1b는 도 1a의 Ⅰ-Ⅰ′선에 따른 정전기 보호장치의 ESD 트랜지스터의 구조단면도
도 2a 내지 도 2g는 본 발명의 일실예에 따른 정전기 보호장치가 구비된 반도체 장치의 제조방법을 나타낸 공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 101 : 소자격리 영역
102 : 게이트 절연막 103a : 게이트 전극
105a : 고농도 소오스 영역 106 : 저농도 드레인 영역
106a : 고농도 드레인 영역 108 : 제 1 평탄화용 절연막
109a,109b : 제 1 콘택홀 110 : 제 1 도전층
111a : 제 1 금속층 패턴 112 : 제 2 평탄화용 절연막
113a,113b : 제 3 콘택홀 114 : 제 2 도전층
115a : 제 2 금속층 패턴
상기와 같은 목적을 달성하기 위한 본 발명의 정전기 보호장치가 구비된 반도체 장치의 제조방법은
또한, 상기 제 1 도전형은 p형이고, 상기 제 2 도전형은 n형 인 것을 특징으로 한다.
또한, 상기 제 2 도전형 고농도 드레인 영역은 제 2 도전형 저농도 드레인 영역보다 더 깊게 형성됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 정전기 보호장치가 구비된 반도체 장치의 제조방법에 대하여 상세히 설명하기로 한다.
도 2a 내지 도 2g는 본 발명의 일실예에 따른 정전기 보호장치가 구비된 반도체 장치의 제조방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이 p웰을 구비한 반도체 기판(100)에 활성영역과 필드영역으로 정의한 후, 상기 필드영역을 선택적으로 제거하여 소정깊이를 갖는 트랜치를 형성하고, 상기 트랜치를 포함한 반도체 기판(100)의 전면에 절연막(도면에도시하지 않았음)을 형성한다.
이어, 상기 절연막이 상기 트랜치의 내부에만 남도록 반도체 기판(100)의 전면에 에치백 공정 또는 CMP 공정을 실시하여 STI 구조를 갖는 소자 격리막(101)을 형성한 후, 상기 반도체 기판(100) 전면에 게이트 절연막(102) 및 게이트 전극용 폴리 실리콘(103)을 차례로 증착한다.
그리고 상기 폴리 실리콘(103)상에 제 1 포토레지스트(104)을 증착한 후, 노광 및 현상공정을 이용하여 상기 제 1 포토레지스트(104)를 패터닝함으로써 게이트 영역을 정의한다.
도 2b에 도시한 바와 같이 상기 패터닝된 제 1 포토레지스트(104)를 마스크로 하여 상기 게이트 절연막(102) 및 폴리 실리콘(103)을 선택적으로 제거하여 게이트 전극(103a)을 형성한다.
도 2c에 도시한 바와 같이 상기 패터닝된 제 1 포토레지스트(104)을 제거하고, 상기 게이트 전극(103a)을 마스크로 이용하여 상기 반도체 기판(100)의 전면에 저농도 소오스/드레인용 불순물 이온을 주입하여 상기 게이트 전극(103a) 양측의 반도체 기판(100)에 저농도 소오스 영역(105)과 저농도 드레인 영역(106)을 각각 형성한다.
한편, ESD 트랜지스터에는 충분한 드레인 저항을 확보하기 위하여 살리사이드 보호 마스크(Salicide Protection Mask)(도면에 도시하지 않았음)를 이용하여 살리사이드막이 형성되지 않도록 하고, 나머지 부분의 트랜지스터(도면에 도시하지 않았음)에는 반도체 기판(100)의 전면에 티타늄(Ti)막이나 코발트(Co)막을 형성한후, 전면에 열처리 공정을 실시하여 ESD 트랜지스터가 형성될 부분을 제외한 나머지 트랜지스터의 게이트 전극과 소오스 영역 및 드레인 영역이 형성된 기판의 표면에 살리사이드막(도면에 도시하지 않았음)을 형성한다.
도 2d에 도시한 바와 같이 상기 게이트 전극(103a)을 포함한 반도체 기판(100) 전면에 제 1 층간 절연막(108)을 형성하고, 상기 저농도 소오스 영역(105)과 저농도 드레인 영역(106)이 소정부분 노출되도록 상기 제 1 층간 절연막(108)을 선택적으로 제거하여 제 1 콘택홀(109a,109b)을 형성한다.
이때, 상기 저농도 드레인 영역(106)에 형성된 제 1 콘택홀(109b)의 접촉 계면은 종래 구조보다 상기 저농도 드레인 영역(106)의 표면에서 더 깊게 형성한다.
도 2e에 도시한 바와 같이 상기 제 1 층간 절연막(108)을 마스크로 이용하여 고농도 소오스/드레인용 불순물 이온을 주입하여 상기 게이트 전극(103a) 일측에 고농도 소오스 영역(105a)을 형성하고, 상기 게이트 전극(103a)으로부터 일정거리만큼 이격된 저농도 드레인 영역(105)에 선택적으로 고농도 드레인 영역(106a)을 형성한다.
이때, 상기 고농도 드레인 영역(105a)은 필요한 저항 값만큼 게이트 전극(103a)으로부터 이격시킨다. 그리고 상기 고농도 드레인 영역(106a)을 저농도 드레인 영역(106)보다 더 깊게 형성한다.
도 2f에 도시한 바와 같이 제 1 콘택홀(109a,109b)을 포함한 제 1 층간 절연막(108)상에 제 1 도전층(110)을 증착한 후, 에치백 공정 및 CMP 공정을 이용하여 상기 제 1 도전층(110)이 제 1 콘택홀(109a,109b) 내부에만 남도록 한다. 이때, 상기 제 1 도전층(110)은 텅스텐을 사용한다.
그리고 상기 제 1 도전층(110)을 포함한 제 1 층간 절연막(108)상에 제 1 금속층(111)을 증착하고, 상기 게이트 전극(103a)과 오버랩 되지 않도록 선택적으로 제거하여 제 1 금속층 패턴(111a)을 형성한다.
도 2g에 도시한 바와 같이 상기 제 1 금속층 패턴(111a)상에 제 2 층간 절연막(112)을 형성한 후, 상기 제 1 금속층 패턴(111a)이 소정부분 노출되도록 상기 제 2 층간 절연막(112)을 선택적으로 제거하여 제 2 콘택홀(113a,113b)을 형성한다.
그리고 상기 제 2 콘택홀(113a,113b) 내부에만 제 2 도전층(114)을 형성하고, 상기 제 2 도전층(114)을 포함한 제 2 층간 절연막(112)상에 상기 게이트 전극(103a)과 오버랩되지 않도록 선택적으로 제 2 금속층 패턴(115a)을 형성한다.
이어, 도면에는 도시하지 않았지만 후 공정에서 배선공정을 위해 상기 게이트 전극(103a)이 노출되도록 콘택홀을 형성한 후, 제 3 금속층 패턴을 형성한다.
이상에서 설명한 바와 같이 본 발명의 정전기 보호장치가 구비된 반도체 장치의 제조방법에 의하면, ESD 특성과 입력 커패시턴스의 상반(相反) 관계를 해결하여 ESD 특성이 좋으면서 저입력 커패시턴스를 갖는 제품을 설계할 수 있다.
그리고 본 발명은 종래와 동일 입력 커패시턴스를 유지할 경우, ESD 보호장치의 크기를 2배로 증가시킬 수 있으므로 고속 동작 제품(DDR, 램버스 DRAM SRAM등) 등에 적용할 수 있다.

Claims (3)

  1. 제 1 도전형 반도체 기판상에 게이트 전극을 형성하는 단계와;
    상기 게이트 전극 일측에 제 2 도전형 저농도 소오스 영역을 형성함과 동시에 상기 게이트 전극 타측에 제 2 도전형 저농도 드레인 영역을 형성하는 단계와;
    상기 상부에 층간 절연막을 형성한 후, 상기 제 2 저농도 소오스영역이 노출되도록 제 1 콘택홀을 형성함과 동시에 상기 제 2 저농도 드레인 영역의 표면에서 더 깊은 접촉계면을 갖는 제 2 콘택홀을 형성하는 단계와;
    상기 층간 절연막을 마스크로 이용하여 상기 게이트 전극 일측아래의 제2도전형 저농도드레인영역을 포함한 그 아래의 제1도전형 반도체기판에 제 2 도전형 고농도 소오스 영역을 형성함과 동시에 상기 제 2 콘택홀 하부의 상기 제 2 도전형 저농도 드레인 영역아래의 제1도전형 반도체기판에 제 2 도전형 고농도 드레인 영역을 형성하되, 상기 제 2 도전형 고농도 드레인 영역은 제 2 도전형 저농도 드레인 영역보다 더 깊게 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 정전기 보호장치가 구비된 반도체 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 1 도전형은 p형이고, 상기 제 2 도전형은 n형 인 것을 특징으로 하는 정전기 보호장치가 구비된 반도체 장치의 제조방법.
  3. 삭제
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101523095B1 (ko) * 2007-08-23 2015-05-26 세이코 인스트루 가부시키가이샤 반도체 디바이스

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101087185B1 (ko) * 2004-11-05 2011-11-25 매그나칩 반도체 유한회사 정전기 방지 패턴 구조

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60148147A (ja) * 1984-01-13 1985-08-05 Nec Corp 半導体装置
KR950024272A (ko) * 1994-01-19 1995-08-21 김주용 반도체 장치 및 그 제조방법
US5610427A (en) * 1995-04-20 1997-03-11 Nec Corporation Electrostatic protection device for use in semiconductor integrated circuit
KR19990033264A (ko) * 1997-10-24 1999-05-15 김영환 반도체 소자의 정전기 방지용 트랜지스터 제조방법
US5949114A (en) * 1996-11-07 1999-09-07 Micron Technology, Inc. Semiconductor device having increased breakdown voltage and method of fabricating same
US6121661A (en) * 1996-12-11 2000-09-19 International Business Machines Corporation Silicon-on-insulator structure for electrostatic discharge protection and improved heat dissipation

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60148147A (ja) * 1984-01-13 1985-08-05 Nec Corp 半導体装置
KR950024272A (ko) * 1994-01-19 1995-08-21 김주용 반도체 장치 및 그 제조방법
US5610427A (en) * 1995-04-20 1997-03-11 Nec Corporation Electrostatic protection device for use in semiconductor integrated circuit
US5949114A (en) * 1996-11-07 1999-09-07 Micron Technology, Inc. Semiconductor device having increased breakdown voltage and method of fabricating same
US6121661A (en) * 1996-12-11 2000-09-19 International Business Machines Corporation Silicon-on-insulator structure for electrostatic discharge protection and improved heat dissipation
KR19990033264A (ko) * 1997-10-24 1999-05-15 김영환 반도체 소자의 정전기 방지용 트랜지스터 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101523095B1 (ko) * 2007-08-23 2015-05-26 세이코 인스트루 가부시키가이샤 반도체 디바이스

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