KR19990033264A - 반도체 소자의 정전기 방지용 트랜지스터 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 정전기 방지용 트랜지스터 제조방법에 관한 것으로, 반도체 소자가 정전기 방전 등에 노출되었을 때 입력단자로 부터 주입된 전하가 내부회로를 통해 방전되기 전에 전원공급 단자쪽으로 방전시킬 수 있는 정전기 방지용 회로 즉, 고농도 N⁺소오스/드레인 확산영역을 형성하고 그 하부에 각각 N 웰영역을 형성하되 N⁺드레인 확산영역을 완전히 감싸는 N 웰영역으로 구성된 필드산화막 게이트 트랜지스터를 형성하여 정전기 방전을 방지함으로써 소자의 파괴를 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있는 기술에 관한 것이다.

Description

반도체 소자의 정전기 방지용 트랜지스터 제조방법

본 발명은 반도체 소자의 정전기방지용 트랜지스터 제조방법에 관한 것으로, 특히 반도체 소자가 정전기 방전(Electrostatic Discharge) 등에 직접 노출되었을때 소자가 파괴되는 현상을 방지하기 위해 사용되는 저입력 캐패시턴스(Low Input Capacitance)를 갖는 정전기방지용 트랜지스터 제조기술에 관한 것이다.

일반적으로, 반도체 소자가 정전기 방전에 노출되었을때 내부회로가 손상을 받게되어 소자가 오동작하거나 신뢰성에 문제가 발생하게 된다.

이러한 내부회로 손상은 정전기 방전때 입력단자를 통해 주입된 전하가 내부회로를 거쳐 최종적으로 다른 단자로 빠져나가면서 일으키는 주울(joule) 열로 인해 취약한 곳에서 접합 스파이킹(Junction Spiking), 산화막 파열(Rupture) 현상등을 일으키기 때문이다.

그래서, 이를 해결하기 위해서는 정전기 방전때 주입된 전하가 내부회로를 통해 빠져나가기 전에 입력단에 주입된 전하를 곧바로 전원공급 단자쪽으로 방전시킬수 있는 정전기 방지용 회로를 삽입하여야만 정전기 방전으로 인한 반도체 소자의 손상을 방지할 수 있게 된다.

도 1 은 일반적인 정전기방지용 트랜지스터의 등가회로도이다.

입력패드(Input Pad)단으로 부터 필드산화막 게이트 트랜지스터(A)와 저항(B), 그리고 산화막 게이트 트랜지스터(C)가 연결되어 접속되어 있다.

먼저, 입력패드단에 하이(H) 전압이 인가되면 (A)노드의 필드산화막 게이트 트랜지스터가 턴온되어 Vss로 전류 패스(path)를 만들어 주며, (B)노드에서는 전압강하 및 접합 브레이크다운(breakdown)을 일으켜 전류를 기판으로(substrate)로 빠지게 하고, (C)노드의 NMOS가 펀치쓰루를 일으켜 Vss쪽으로 전류가 빠져 최종적으로 입력단의 게이트에는 하이(H) 전압이 거의 인가되지 않도록 막아주게 된다.

도 2는 일반적인 정전기 방지용 트랜지스터의 레이아웃도이다.

참조 부호 5a 는 트랜지스터의 소오스 확산영역(V_ss노드), 5b 는 트랜지스터의 드레인 확산영역(입력노드) 이고, 7a, 7b 는 N 웰영역 이며, 11a 는 트랜지스터의 소오스 단자, 11b 는 트랜지스터의 게이트 및 입력단자를 나타낸다.

또한, 참조 부호 10은 트랜지스터의 소오스 및 드레인 노드의 연결 콘택홀 이고, 13은 B 저항영역, 15는 트랜지스터의 게이트영역, 17은 트랜지스터의 소오스 영역을 나타낸다.

도 3 은 도 2에 도시된 Ⅰ-Ⅰ′방향의 단면도이다.

먼저, 반도체 기판(1)에 P 웰영역을 형성하고 소자분리를 위한 필드산화막(3)과 고농도 N⁺불순물을 이온주입하여 상기 필드산화막(3) 양측에 N⁺소오스/드레인 확산영역(5a,5b)을 형성한 다음, N불순물 이온을 깊게 주입하여 N 웰영역(7a,7b)을 형성한다.

그 다음, 상기 필드산화막(3)과 소오스/드레인 확산영역(5a,5b) 상부에 절연막(9)을 형성한 다음, 콘택으로 예정된 부분을 식각하여 절연막(9)패턴을 구비하는 콘택홀(10)을 형성한다.

다음, 상기 콘택홀(10)을 메우는 금속막을 형성하여 트랜지스터의 소오스 단자(11a) 및 드레인 단자(11b)을 형성한다.

상기와 같이 종래 기술에 따르면, 반도체 소자의 입력단자에 정전기가 방전되었을때 대부분의 정전기 전하들이 필드산화막 게이트 트랜지스터와 산화막 게이트 트랜지스터를 통해서 대부분 빠져 나가게 된다.

그러나, 전하가 N⁺확산영역으로 드나들때 생기는 주울열이 발생하게 되는데 이때 금속과 N⁺확산영역을 연결하는 금속콘택 부위가 이열에 견디지 못하고 금속이 녹아 반도체 기판 안으로 파고 들어가는 접합 스파이킹 현상이 발생한다. 이러한 현상이 발생하면 전기적 누설이 발생하거나 심하면 P웰영역과 쇼트(short)가 발생하게 된다.

따라서, 도 3에 도시된 바와 같이 접합 깊이가 N⁺확산영역 보다 15배 정도 깊은 N웰영역을 콘택 부위에 배치함으로서 접합 스파이킹 현상으로 인한 누설전류 및 쇼트 현상을 방지할 수 있게 된다.

그러나, 이 입력단의 능동영역 면적은 입력 캐패시턴스를 높이는 결과를 초래하므로 신호 전파시 시간 지연을 발생시켜 장치의 실행(performance)에는 역효과로 작용하는 문제점이 있다.

또한, 항상 입력단 신호 지연과 정전기 면역(immuity) 사이에는 적당한 면적을 선택하거나 대부분은 정전기 관련 신뢰성 때문에 입력 캐패시턴스는 증가하더라도 면적을 크게 하는 경향이 있다.

이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 고농도 N⁺소오스/드레인 확산영역을 형성하고 그 하부에 각각 N 웰영역을 형성하되 N⁺드레인 확산영역을 완전히 감싸는 N 웰영역으로 구성된 필드산화막 게이트 트랜지스터를 형성하여 정전기 방전을 방지함으로써 소자의 파괴를 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 정전기 방지용 트랜지스터 제조방법을 제공하는데 그 목적이 있다.

도 1 은 일반적인 정전기 방지용 트랜지스터의 등가회로도

도 2 는 일반적인 정전기 방지용 트랜지스터의 레이아웃도

도 3 은 도 2에 도시된 Ⅰ-Ⅰ′방향의 단면도

도 4 는 본 발명에 따른 정전기 방지용 트랜지스터의 레이아웃도

도 5 는 도 2에 도시된 Ⅱ- Ⅱ′방향의 단면도

<도면의 주요 부분에 대한 부호의 설명>

1, 31 : 반도체 기판 5a, 35a : 트랜지스터의 소오스 확산영역

5b, 35b : 트랜지스터의 소오스 확산영역 7a, 7b, 37a, 37b : N웰영역

11a, 41a : 트랜지스터의 소오스 단자

11b, 41b : 트랜지스터의 게이트 및 입력단자

10, 40 : 콘택홀 13, 43 : B 저항영역

15, 45 : 트랜지스터의 게이트영역 17, 47 : 트랜지스터의 소오스영역

A : 필드산화막 게이트 트랜지스터 B : 저항

B : 산화막 게이트 트랜지스터

상기 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 정전기 방지용 트랜지스터 제조방법은

반도체 기판에 제 1웰영역을 형성하는 공정과,

상기 제 1웰영역에 소자분리를 위한 필드산화막을 형성하는 공정과,

상기 필드산화막 양측에 불순물 이온주입하여 고농도 소오스/드레인 확산영역을 형성하는 공정과,

상기 소오스/드레인 확산영역 하부에 각각 제 2웰영역을 형성하되 상기 드레인 확산영역의 전영역을 감싸는 제 2웰영역을 형성하는 공정과,

상기 구조의 전표면에 절연막을 형성하는 공정과,

상기 고농도 소오스/드레인 확산영역 상에 콘택으로 예정된 부분을 식각하여 절연막패턴을 구비하는 콘택홀을 형성하는 공정과,

상기 콘택홀을 메우는 금속막을 형성하는 공정을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 정전기 방지용 트랜지스터 제조방법에 대하여 상세히 설명을 하기로 한다.

도 4는 본 발명에 따른 정전기 방지용 트랜지스터의 평면도이다.

여기서, 참조 부호 35a 는 트랜지스터의 소오스 확산영역(V_ss노드), 35b 는 트랜지스터의 드레인 확산영역(입력노드) 이고, 37a, 37b 는 N 웰영역 이며, 41a 는 트랜지스터의 소오스 단자, 41b 는 트랜지스터의 게이트 및 입력단자를 나타낸다.

또한, 참조 부호 40은 트랜지스터의 소오스 및 드레인 노드의 연결 콘택홀 이고, 43은 B 저항영역, 45는 트랜지스터의 게이트영역, 47은 트랜지스터의 소오스 영역을 나타낸다.

도 5 는 도 4의 Ⅱ- Ⅱ′에 도시된 정전기 방지용 트랜지스터의 공정단면도이다.

먼저, 반도체 기판(31)내에 P 웰영역을 형성하고 소자분리를 위한 필드산화막(33)을 형성한 다음, N형 불순물을 이온주입하여 상기 필드산화막(33) 양측에 고농도 N⁺소오스/드레인 확산영역(35a, 35b)을 형성한다.

다음, 상기 필드산화막(33) 양측에 N불순물 이온을 깊게 주입하여 N 웰영역(37a, 37b)을 형성하되 상기 N⁺드레인 확산영역(35b)을 완전히 감싸는 N 웰영역(37b)을 형성한다.

이 때, 상기 N 웰영역(37b)의 폭은 상기 필드산화막(33)의 일측을 감싸되 소오스의 N 웰영역(37a) 폭 보다 크게 형성한다.

여기서, 도 2에 도시된 종래 기술에서는 상기 N⁺드레인 확산영역(5b)은 트랜지스터의 드레인 역활을 하고, 상기 N 웰영역(7b)은 접합 스파이킹을 방지하는 역활을 하지만, 본 발명에서는 상기 N⁺드레인 확산영역(35b)은 접합 스파이킹을 방지하는 역활을 하고, 상기 N 웰영역(7b)은 트랜지스터의 드레인 역활을 하게 된다.

다음, 상기 구조의 전표면에 절연막(39)을 형성한 다음, 상기 N⁺드레인 확산영역 (35b)상에 콘택으로 예정된 부분을 식각하여 절연막(39)패턴을 구비하는 콘택홀(40)을 형성한다.

그 다음, 상기 콘택홀(40)을 메우는 금속막을 증착하여 트랜지스터의 소오스 단자(41a)와 트랜지스터의 게이트 및 입력단자(41b)를 형성한다.

여기서, 상기 N⁺드레인 확산영역 (35b)에서는 금속막과 N 웰영역(37a)이 연결되는 콘택홀을 저항성(Ohmic) 콘택홀이 되도록 확산 저항성분을 갖게 된다.

이 때, 입력단 캐패시턴스의 값을 결정짓는 N⁺드레인 확산영역 (35b)을 N 웰영역(37a)으로 바뀜에 따라 정전기 특성은 취약해 지지 않으면서 캐패시턴스의 값은 대폭 줄일 수 있게 된다.

왜냐 하면, 접합 캐패시턴스가 접합 소모폭에 반비례하기 때문에 상기 N 웰영역(37a)의 농도는 N⁺드레인 확산영역 (35b) 보다 약 1/1000 정도이므로 N 웰영역과 P 웰영역 사이의 소모폭이 N⁺드레인 확산영역 (35b)과 P 웰영역의 소모폭 보다 훨씬 크기 때문에 입력단 캐패시턴스의 폭을 대폭 줄일 수 있게 된다.

이 때, N 웰영역의 바닥 부분과 만나는 P 웰영역 농도를 적절히 조절하면 N⁺드레인 확산영역 (35b)을 사용할때 보다 입력단의 캐패시턴스를 1/10 ∼ 1/15 정도까지 줄일 수 있다.

상기한 바와같이 본 발명에 따르면, 반도체 소자가 정전기 방전 등에 직접 노출되었을때 소자가 파괴되는 현상을 방지하기 위해 사용되는 저입력 캐패시턴스를 갖는 정전기 방지용 트랜지스터를 형성함으로서 입력단자의 캐패시턴스 감소시켜 정전기 방전 등을 방지하며, 소자의 동작 속도를 향상시켜 신뢰성 있는 소자를 형성할 수 있는 이점이 있다.

Claims (3)

1. 반도체 기판에 제 1웰영역을 형성하는 공정과,

   상기 제 1웰영역에 소자분리를 위한 필드산화막을 형성하는 공정과,

   상기 필드산화막 양측에 불순물 이온주입하여 고농도 소오스/드레인 확산영역을 형성하는 공정과,

   상기 소오스/드레인 확산영역 하부에 각각 제 2웰영역을 형성하되 상기 드레인 확산영역의 전영역을 감싸는 제 2웰영역을 형성하는 공정과,

   상기 구조의 전표면에 절연막을 형성하는 공정과,

   상기 고농도 소오스/드레인 확산영역 상에 콘택으로 예정된 부분을 식각하여 절연막패턴을 구비하는 콘택홀을 형성하는 공정과,

   상기 콘택홀을 메우는 금속막을 형성하는 공정을 특징으로 하는 반도체 소자의 정전기 방지용 트랜지스터 제조방법.
2. 제 1항에 있어서, 상기 제 1웰영역이 P 웰영역 또는 N웰영역 일때 상기 제 2웰영역은 N웰영역 또는 P 웰영역으로 형성하는 것을 특징으로 하는 반도체 소자의 정전기 방지용 트랜지스터 제조방법.
3. 제 1 항에 있어서, 상기 제 2웰영역은 상기 필드산화막의 일측을 감싸되 소오스의 제 2웰영역 폭 보다 크게 형성된 것을 특징으로 하는 반도체 소자의 정전기 방지용 트랜지스터 제조방법.