KR0175989B1 - 초기 입력단 이외의 내부 회로를 갖는 반도체 장치 - Google Patents

초기 입력단 이외의 내부 회로를 갖는 반도체 장치 Download PDF

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KR0175989B1
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기다오까 다까시
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Abstract

안테나 비가 증가된다고 하더라도, 배선층의 플라즈마 에칭시에 재선층에 축적된 플라즈마 전하 입자에 의해 발생되는 게이트 산화막의 열화와 파괴를 방지한다.
이 반도체 장치에서, 저항과 다이오드를 형성하는 불순물 확상층(30, 40)이 초기 입력단 회로 이외의 내부 회로의 전계효과 트랜지스터의 게이트 전극층(23)과 그 게이트 전극층에 회로 신호를 전달하기 위한 제1배선층(20) 사이에 삽입된다.
그리하여, 제1배선층에 프라즈마 에칭시에 그 제1배선층에 축적되는 플라즈마 전하 입자는 그 불순물 확산층에 의해서 흡수되고, 상기 배선층에 접속된 그 게이트 전극층에는 어떠한 서지 전압도 인가되지 않는다.
그래서, 그 게이트 전극층 아래에 위치하는 그 게이트 산화막의 파괴 및 열화가 방지된다.

Description

초기 입력단 이외의 내부 회로를 갖는 반도체 장치(Semiconductor Device Having Internal Circuit other Then inital input Stage Circuit)
제1도는 본 발명의 제1실시예에 따른 반도체 장치의 평면 패턴을 나타내는 평면도.
제2도는 본 발명의 제 1실시예에 따른 반도체 장치의 등가 회로도.
제3도는 제1도의 100-100선을 따라 취한 반도체 장치의 제조 공정을 나타내기 위한 순서도.
제4도는 제3도에 나타낸 공정(1)에 따른 단면도.
제5도는 제3도에 나타낸 공정(2)에 따른 단면도.
제6도는 제3도에 나타낸 공정(3)에 따른 단면도.
제7도는 제3도에 나타낸 공정(4)에 따른 단면도.
제8도는 제3도에 나타낸 공정(5)에 따른 단면도.
제9도는 제3도에 나타낸 공정(6)에 따른 단면도.
제10도는 본 발명의 제2실시예에 따른 반도체 장치를 나타내는 등가 회로도
제11도는 본 발명의 제3실시예에 따른 반도체 장치의 평면 패턴을 나타내는 평면도.
제12도는 제11도에 나타낸 제3실시예에 따른 반도체 장치의 등가 회로도.
제13도는 제11도 및 제12도에 나타낸 제3실시예에 따른 반도체 장치에 있어서 다양한 안테나 비율을 가질 때 문턱 값의 변동을 나타낸 그래프.
제14도는 제11도 및 제12도에 나타낸 제3실시예에 따른 반도체 장치의 안테나 비와 게이트 산화막 파괴율 간의 관계를 나타낸 그래프.
제15도는 본 발명의 제4실시예에 따른 반도체 장치의 평면 패턴을 나타낸 평면도.
제16도는 제15도에 나타낸 제4실시예에 따른 반도체 장치의 등가 회로도.
제17도는 본 발명의 제5실시예에 따른 반도체 장치의 평면 패턴을 나타낸 평면도.
제18도는 본 발명의 제6실시예에 따른 반도체 장치의 평면 패턴을 나타낸 평면도.
제19도는 제15도에서 300-300선을 따라 취한 제6실시예에 따른 반도체 장치의 단면도.
제20도는 제15도의 제6실시예에 따른 반도체 장치에 도전층이 설치되지 않았을 경우 발생하는 부적절함을 나타내기 위한 단면도.
제21도는 본 발명의 제7실시예에 따른 반도체 장치의 평면 패턴을 나타낸 평면도.
제22도는 초기 입력단 논리 회로에 접속된 종래의 NMOS 트랜지스터 형 입력 보호 회로를 나타낸 등가 회로도.
제23도는 초기 입력단 논리 회로에 적용되는 종래의 다이오드형 입력 보호회로를 나타낸 등가 회로도.
제24도는 제22도에 나타낸 NMOS 트랜지스터형 입력 보호 회로의 평면패턴을 나타낸 평면도.
제25도는 초기 입력단 회로이외의 종래의 내부 회로의 평면 패턴을 나타낸 평면도.
제26도는 제25도에 나타낸 종래의 내부 회로의 등가 회로도.
제27도는 다양한 안테나 비에 따른 종래의 내부 회로의 문턱 값의 변동을 나타낸 그래프.
제28도는 종래의 내부 회로에서 안테나 비와 게이트 산화막 파괴율 간의 관계를 나타낸 그래프.
본 발명은 일반적으로 반도체 장치에 관한 것으로, 특히, 전계효과 트랜지스터를 가지며, 초기 입력단 회로이외의 내부 회로를 포함하는 반도체 장치에 관한 것이다.
일반적으로, 초기 입력단의 논리회로를 형성하는 MOS 트랜지스터의 게이트 산화막의 열화나 파괴를 방지하기 위하여 입력 보호 회로가 사용된다.
제22도 및 제23도는 초기 입력단의 MOS 논리 회로에 사용되는 종래의 NMOS 트랜지스터 형 및 다이오드형 입력 보호 회로를 각각 나타내는 등가 회로도이다.
제22도를 참조하면, 저항(103)의 제1단은 종래의 NMOS 트랜지스터형 입력 보호 회로의 입력 단자(a)에 속한다.
NMOS 트랜지스터(104)의 소스/드레인 영역은 저항(13)의 제2단에 접속되고, 한편 그의 다른 소스/드레인 영역은 접지된다.
저항(103a)의 제1단은 NMOS 트랜지스터(104)의 게이트 전극에 접속되고, 한편 그외 제2단은 접지된다.
저항(103a)의 제2단은 초기 입력단 논리 회로(105)에 접속된다.
제23도를 참조하면, 저항(103)의 제1단은 종래의 다이오드형 입력 보호 회로의 입력 단자(a)에 접속된다.
저항(103)의 제3단은 다이오드(106, 107)의 제1단과 접속된다.
다이오드(106)의 제2단은 Vcc 전원(101)에 접속되고, 한편 다이오드(107)의 제2단은 접지된다.
저항(103)의 제2단은 초기 입력단 논리 회로(105)에 접속된다.
제22도를 참조하여, 종래 NMOS 트랜지스터형 입력 보호 회로의 동작을 설명한다.
수 100 내지 수1000V의 정의 (plus) 또는 부의 (minus)서지(surge)전압이 입력단자(a)에 인가된다고 가정한다.
서지 전압의 피크(peak)치를 억제하기 위하여, 저항(103)은 수 100Ω으로 설정된다. 반면, 저항(103a)은 수 Ω으로 설정된다.
정의 서지 전압이 입력 단자(a)에 입력될 때, 저항(103)은 서지 전압의 피크치를 억제한다.
동시에, NMOS 트랜지스터(104)의 게이트 전극은 정전 결합으로 인하여 부유되고, 이에 의해 NMOS 트랜지스터(104)는 순각적으로 ON 상태로 된다.
이와 같이, 서지 전압이 접지(102)로 추출된다.
반면에, 부의 서지 전압이 입력 단자(a)에 입력될 때, 저항(103)은 서지 전압의 피크 치를 줄어들게 한다.
동시에, NMOS 트랜지스터(104)는 상술한 것과 유사하게 ON 상태로 된다.
또한, NMOS 트랜지스터(104)의 드레인 영역을 형성하는 N형 확산층(다이오드)에는 GND 레벨 전압이 공급된다. 이에 의해, 서지 전압은 더욱 감소한다.
이하, 제23도를 참조하여 종래의 다이오드형 입력 보호 회로를 설명한다.
입력 단자(a)에 정 또는 부의 서지 전압(surge voltage)이 입력될 때, 저항(103)은 서지 전압의 피크치를 감소시킨다. 정의 서지 전압이 인가될때 서지 전압은 다이오드(106)를 통하여 Vcc 전원(101)으로 흐른다.
반면, 부의 서지 전압이 인가될 때, 다이오드(107)는 GND레벨 전압을 공급하므로, 그 서지 전압은 더욱 감소한다.
제22도 및 제23도에 나타낸 각 입력 보호 회로는 서지 전압의 절대값을 감소시켜 초기 입력단 논리 회로(105)의 게이트 산화막이 열화나 파괴를 방지한다.
제24도는 제22도에 나타낸 종래의 NMOS 트랜지스터형 입력 보호 회로의 평면 패턴을 나타내는 평면도이다.
제24도를 참조하면, 유리 피막 창(108)이 금속으로 구성된 본딩 패드(118)상에 설치된다.
본딩 와이어(109)는 그 유리 피막 창(glass-coated window;108)을 통하여 본딩 패드(118)에 접속되고, 회로가 외부 리드선(a)에 접속된다.
본딩 패드(118)는 접촉 구멍(contact hole;110)을 통하여 다결정 실리콘막 등으로 형성된 저항(103)에 전기적으로 접속된다.
저항(103)은 알루미늄 등으로 구성되는 금속 배선(119)에 접촉 구멍(111)을 통하여 접속된다.
그 금속 배선(119)은 접촉 구멍(112)을 통하여 소스/드레인 영역에 접속된다.
다른 소스/드레인 영역(115)은 접촉 구멍(114)을 통하여 금속 배선(130)에 접속된다.
다결정 실리콘 등으로 구성되는 게이트 전극층(135)은 접촉 구멍(113)을 통하여 금속 배선(130)에 접속된다.
상술한 바와 같이, 입력 보호 회로는 일반적으로 MOS 트랜지스터를 포함하는 초기 입력단 논리 회로의 게이트 산화막이 열화 또는 파괴되는 것을 방지하기 위하여 설치된다.
그러나, 일반적으로, 초기 입력단 회로 이외의 내부 회로가 설치된 보호 회로는 없다.
초기 입력단 이외의 내부 회로에 대해서는, 외부 입력으로부터 내부 회로에 서지 전압이 인가되지 않으므로, 어떠한 보호 회로도 필요하지 않을 것으로 보인다.
그러나, 트랜지스터 성능을 향상시키기 위하여 게이트 산화막의 두께가 감소할 경우, 내부 논리 회로의 게이트 산화막이 열화됨을 알 수 있다.
게이트 산화막의 이러한 열화는, 그의 두께가 약 100 Å이하로 줄어들 때 현저하게 나타난다.
이 열화는 다음과 같은 이유에 의해 일어나는 것으로 생각된다.
제조공정에서, 소정의 층이 플라즈마 에칭에 의해 패터닝되며, 플라즈마 에칭에서 사용된 플라즈마는 플라즈마 전하 입자로서 그 패턴된 층에 축적되므로, 그 패턴된 층은 충전(charge-up)된 상태로 된다.
충전 상태의 층이, 내부 회로에 포함된 MOS 트랜지스터의 게이트 전극층에 접속될 때, 서지 전압은 그 게이트 전극층에 인가된다.
이에 의해, 그 게이트 전극층은 아래에 놓여진 게이트 산화막은 바람직하지 않게 열화 또는 파괴된다.
이러한 현상은 채널부 이외의 게이트 전극층과 그 게이트 전극층에 접속된 패턴층(금속 배선층)영역의 면적의 합이 증가함에 따라 현저하게 발생한다.
이것은, 상술한 면적의 합이 증가됨 따라 그 패턴된 층과 그 게이트 전극층을 충전시키는 플라즈마 전하 입자의 양이 증가되기 때문이다.
제25도는 MOS 트랜지스터를 포함하며, 초기 입력단 회로 이외의 종래의 내부 회로(150)의 평면 패턴을 나타내는 평면도이다.
제25도를 참조하면, 표시의 간략화를 위하여 그 내부 회로(150)는 단 한 개의 트랜지스터에 의해서만 구성되는 것으로 가정한다.
이 내부 회로(150)는 알루미늄 배선층 등으로 형성되는 금속 배선(20)에 의해 전단 내부 회로(200)에 접속된다.
보다 상세하게는, 금속 배선(20)은 접촉 구멍(29)를 통하여, 다결정 실리콘층 등으로 형성된 게이트 전극층(23)에 접속된다.
소스/드레인 영역(26, 27)은 서로 소정의 거리를 두고, 불순물 확산층 등으로 형성되어, 그 사이에 게이트 전극층(23)을 유지한다.
상기 소스/드레인 영역(26)은 접촉 구멍(24)를 통하여 알루미늄 배선층 등으로 형성된 금속 배선(21)에 접속된다.
한편, 소스/드레인 영역(27)은 접촉 구멍(25)을 통하여 알루미늄 배선층 등으로 형성된 금속 배선(22)에 접속된다.
제26도는 제25도에 나타낸 상기 평면 패턴의 등가 회로도이다.
일반적으로, 플라즈마 에칭이 상기 금속 배선(20)을 페터닝하기 위하여 사용된다.
이때, 플라즈마는 그 패턴된 금속 배선(20)에 축적되고, 차례로 충전 상태로 된다.
상기 금속 배선(20)을 충전하는 플라즈마 전하 입자는 금속 배선(20)에 전기적으로 접속된 게이트 전극층으로 흘러들어간다.
그 결과, 서지 전압은 그 게이트 전극층(23)에 인가되고, 그에 의해 스트레스가 서지 전압에 의해 게이트 전극(23)아래에 위치하는 채널 부분(28)산에 놓인 게이트 산화막에 인가된다. 이에 의해, 게이트 산화막은 불행하게도 열화되거나 파괴된다.
게이트 한화막의 면적에 대한, 플라즈마 에칭시에 발생되는 플라즈마 전하입자가 축적되는 도전층의 면적의 비를 안테나 비라 한다.
제25도에 나타낸 평면 페턴에서 그 안테나 비를 고려한다.
게이트 산화막으로 형성된 채널부분(28)의 면적은 1㎛(채널길이)×7㎛(채널 폭)=7㎛2이고, 채널부분(28)을 제외한 그 게이트 전극층(23)의 면적은 2㎛×2㎛+(1㎛×1㎛)×2㎛=6㎛2이며, 금속 배선(20)의 면적은 2㎛×5000㎛=1000㎛2이다. 이 경우, 안테나 비는 (10000㎛2+6㎛2)/7㎛2≒1430이다.
플라즈마 전하에 의해 발생되는 서지 스트레스에 기인하여 얻어지는 게이트 산화막의 열화 또는 파괴의 제2단계에서, 게이트 산화막은 핫 캐리어(hot carrier)를 쉽게 포화(trap)하므로, 트랜지스터의 문턱 전압이 증가한다.
게이트 산화막의 열화 또는 파괴의 제2단계에서, 누설 전류가 게이트 전극층 및 기관 또는 소소/드레인 영역을 가로질러 흐른다.
이 현상은 불충분한 정량적 데이터로 인하여 일반적으로 아직 널리 알려져 있지 않다.
제27도는 실험에서 안테나 비의 변화에 따라 문턱 전압의 변동량이 얼마나 변동하는가를 나타낸다.
제27도를 참조하면, 그 횡축은 시간을 나타내고, 종축은 문턱 전압의 변동량의 재수치(logarithmic value)를 나타낸다.
이 실험은, 채널 길이가 0.5㎛이고, 게이트 산화막의 두께(Tox)가 120Å이고, 게이트 전압(Vc)이 2V이고, 소스와 드레인 영역간의 전압(VDS)이 5.5V이고, 실험온도가 -50℃인 조건하에서 행하여 졌다.
제27도를 참조하면, 안테나 비가 증가됨에 따라 문턱 전압의 변동량이 증가함을 알 수 있다.
다시 말해, 그 안테나 비가 증가함에 따라 게이트 산화막에서 핫 캐리어가 쉽게 포획됨을 알 수 있다.
제27도로부터 게이트 산화막의 수명을 간단히 추정하는 것은 극히 어려운데, 그 이유는 다음과 같다.
즉, 이 실험에서는 DC 전압을 게이트 전극에 가하여 가속 시험을 행하였지만, 실제로 사용할 때에는 게이트 전극으로의 입력 파형은 하이 또는 로우레벨로 스위칭한다.
그러므로, 핫 일렉트론이 스위칭 과도기(Tr, Tf)에 발생되어, 실험 조건과는 다르게 된다.
또, -50℃의 온도 조건하에서의 실험은 실제 사용시의 25℃의 온도 조건하에서의 경우의 10-100 배의 가속율이 된다.
또한, 고장을 판정하기 위한 문턱 전압의 변동 레벨을 명확하게 한정하는 것이 불가능하다.
즉, 고속 장치에서는, 문턱 전압의 변동율이 0.03-0.05V로 되어 있으면, 장치 특성상 치명적이다.
문턱 전압(Vm)이 0.6-0.7V 로 설정되는 고속장치에 있어서, 문턱 전압이 5%를 초과하여 시프트되면 고속 성능이 최소한 5%만큼 줄어들어, 그 시스템이 오동작할 가능성이 높게 된다.
그러므로, 문턱 전압이 약 0.03-0.05V 만큼 변동할 경우 고속 장치의 고장으로 판정된다.
한편, 저속 장치에서는, 동작 속도의 허용범위는 때로는 규격치의 약 반이 되고, 속도 성능이 수 %-수 10% 만큼 감소될 때에도 이 경우에는 아무런 문제도 일어나지 않는다.
일반적으로, 저속 장치에서는 저 소비전류를 얻는 것을 목적으로 하고 있기 때문에, 문턱 전압이 상승하는 것이 의해 저 전류로 되는 것은 바람직한 것으로 생각 된다.
그래서, 안테나 비의 허용범위는 그 장치에 요구되는 성능에 대응하여 결정되어야만 한다.
다음, 게이트 산화막의 파괴에 대하여 검토한다.
제28도는 안테나 비와 게이트 산화막 파괴율 간의 관계를 나타내는 상관도 이다.
제28도를 참조하면, 이 측정에서는 게이트, 기관 및 소스는 접지되고, 그 장치는 드레인으로부터 1㎂이상의 누설전류가 흐를 때 파괴되는 것으로 간주하고 있다.
게이트 산화막의 두께(Tox)는 120Å으로 설정된다.
그 안테나 비가 103일 때, 0-20%의 파괴가 발생하는 것을 알 수 있다.
이로부터, 안테나 비가 10이하라면 아무런 문제점도 발생하지 않으므로, 좀더 여유를 두어 5 이하로 하는 것이 바람직하다.
그러나, 직접회로(IC)의 다 기능화나 메모리 용량의 증대로 인하여 반도체 장치의 칩크기가 증대되는 경향이 있으므로, 논리 회로 간의 결선이 길어진다.
이에 의해, 안테나 비가 증가되는 경향이 있다.
따라서, 종래에는 안테나 비를 줄이는 것에 의해 플라즈마 전하 입자에 기인하는 게이트 산화막의 열화나 파괴를 감소시키는 것이 어려웠다.
또, 트랜지스터의 고성능화에 따라 게이트 산화막의 두께가 줄어드는 경향이 있어, 열화될 가능성이 더 높게 된다.
본 발명의 목적은 안테나 비가 증가하더라도 게이트 산화막의 열화 및 파괴를 방지하는 것이 가능한 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 제조 공정시에 게이트 전극층에 가해지는 서지 전압을 효과적으로 제거할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 게이트 산화막의 두께를 얇게하여도 제조 공정시에 게이트 상화막이 열화 및 파괴를 방지하는 것이 가능한 반도체 장치를 제공하는 것이다.
본 발명의 제1국면에 따르면, 초기 입력단 회로 이외의 전계 효과 트랜지스터를 갖는 내부 회로를 포함하는 반드체 장치는, 게이트 전극층, 제1배선층, 및 불순물 확산층을 구비한다.
그 게이트 전극층은 초기 입력단 회로 이외의 내부 회로의 전계 효과 트랜지스터를 구성하는 요소이다.
상기 제1배선층은 게이트 전극층에 전기적으로 접속되어, 그 게이트 전극층에 신호를 전달하기 위한 것이다.
불순물 확산층은 게이트 전극층과 제1배선층 사이에 삽입되어, 저항과 다이오드를 구성한다.
바람직하게는, 불순물 확산층은 제1도전형의 제1불순물 확산층, 및 제1불순물 확산층에 직렬로 접속된 제2도전형의 제2불순물 확산층을 포함할 수도 있다.
보다 바람직하게는, 불순물 확산층은 제1도전형의 제1불순물 확산층 및 상기 제 1 불순물 확산층에 병렬로 접속된 제2도전형의 제2불순물 확산층을 포함할 수도 있다.
바람직하게는. 불순물 확산층에 직렬로 접속된 도전막을 구성하는 저항층이 또한 게이트 전극층과 제1배선층 사이에 삽입될 수도 있다.
바람직하게는, 제1배선층은 금속 배선층에 의해 구성될 수도 있으므로, 금속 배선층은 금속 확산층의 상부 표면상에 형성된 패드층을 통하여 불순물 확산층에 접속될 수도 있다.
바람직하게도, 절연층을 통하여 제1배선층상에 형성된 제2배선층은 제1저항층과 병렬로 접속될 수도 있다.
보다 바람직하게는, 제1저항층은 게이트 전극층에 근접하여 위치할 수도 있다.
이 반도체 장치에 있어서, 저항과 다이오드를 구성하는 불순물 확산층은 게이트 전극층과 제1배선층 사이에 삽입되어, 제1배선층을 패터닝하기 위한 플라즈마 에칭시에, 제1배선층에 축적된 플라즈마 전하 입자는 상기 불순물 확산층에 의해 흡수된다.
이에 의해. 제1베선층에 전기적으로 접속된 상기 게이트 전극층에는 플라즈마 전하 입자에 기인하는 어떠한 서지 전압도 인가되지 않으며, 그에 따라 게이트 전극층의 아래에 놓여진 게이트 산화막의 열화 및 파괴가 방지된다.
이화 같은 작용은 안테나 비에 무관하게 얻어지며, 게이트 전극은 안테나 비가 높은 레벨에 있는 경우에도 열화 또는 파괴가 방지된다.
또한, 산기한 불순물 확산층은 제1도전형의 제1불순물 확산층과 그 제1불순물과 확산층과 직렬로 접속된 제2도전형의 불순물 확산층을 포함하도록 구성하면, 상기 제1배선층에 정의 서지 전압이 축적되는 경우의 모든 경우에 대처할 수 있다.
더욱이, 상기 불순물 확산층을 제1도전형의 제1불순물 확산층과 제1불순물 확산층과 병렬로 접속된 제2도전형의 제2불순물 확산층을 포함하도록 구성하면, 더욱, 불순물 확산층의 저항이 감소하므로, 공정 완료 후의 신호 전과 속도가 빨라 진다.
또, 불순물 확산층과 직렬로 접속된 도전막으로 구성되는 저항층을 게이트 전극층과 제1배선층 사이에 삽입하면, 불순물 확산층과는 다르게 기관에 대하여 작은 용량을 갖는 반도체막에 의하여 직렬 저항을 증가시키는 것이 가능하게되어, 신호의 전파 곳도가 지연되는 것이 억제된다.
또, 제1배선층이 금속 배선층에 의해 구성되고 이 금속 배선층이 불순물 확산층의 상부 표면상에 형성된 패드층을 통하여 불순물 확산층에 접속될 경우, 금속 배선층이 불순물 확산층에 의해 흡수되어 누설 전류의 원인이 되게 하는 것을 방지할 수 있다.
제1배선층의 상측에 절연층을 개재하여 형성된 제2배선층이 불순물 확산층과 병렬로 접속될 경우, 제1배선층과 게이트 전극층간 의 저항 값은 더욱 작아진다.
이에 의해, 신호 전과 속도의 지연이 감소한다.
저항과 다이오드를 구성하는 불순물 확산층이 게이트 전극층의 근방에 위치 할 경우, 제1배선층의 패터닝시에 제1배선층에 축적된 플라즈마 전하 입자는 불순물 확산층에 의해 더욱 급속히 흡수된다.
본 발명의 목적 및 다른 목적, 특징, 국면 및 장점은 첨부된 도면을 참조한 상세한 설명으로부터 더욱 명백하게 될 것이다.
이하. 본 발명의 실시예를 도면을 참조하여 설명한다.
제1및 제2도를 참조하면, 본 발명의 제1실시예에 따른 반도체 장치에서는, 저항과 다이오드로서 역할을 하는 N형 확산층(30)이 전단 내부 회로(200)에 접속된 금속 배선(20)과 내부 회로(150)의 게이트 전극층(23)사이에 설치된다.
상기 N형 확산층(30)은 접촉 구멍(32)을 통하여 알루미늄 배선층 등으로 형성된 금속 배선(20)에 접속된다.
상기 N형 확산층(30)은 접촉 구멍(29, 30)을 통하여 알루미늄 배선층 등으로 형성된 금속 배선(33)에 의해 게이트 전극층(23)에 또한 접속된다.
본 실시예의 다른 구성은 제25에 나타낸 종래의 구성과 유사하다.
제1실시예에 따른 반도체 장치에 있어서는, 저항과 다이오드를 구성하는 N형 확산층(30)이 설치되어, 금속 배선(20)의 패턴시에 플라즈마 에칭에의해 금속 배선(20)에 축적된 플라즈마 전하 입자를 흡수한다.
보다 구체적으로는, 제2도에 나타낸 금속 배선(20)의 패턴시에 나오는 다이오드를 형성하는 N형 확산층(30)을 통하여 접지 전위가 기관으로부터 금속 배선(20)에 공급됨으로써, 상기 금속 배선(20)에 축적된 플라즈마 전하 입자는 사라진다.
N형 확산층(30)에 의해 형성된 다이오드는 부의 플라즈마 전하 입자가 금속 배선(20)에 순간적으로 축적될 경우에 특히 유효하다.
금속 배선(20)의 패턴시에 플라즈마 전하 입자가 플라즈마 에칭에 의해 금속 배선(20)에 순간적으로 축적되는 경우에, N형 확산층(30)에 의해 형성된 저항에 의해 서지 전압의 피크 치를 작게하는 것이 가능하다.
N형 확산층(30)이 저항이 없는 다이오드만을 구성한다면, 축적된 전하가 사라 지기 전에 서지 전압이 바람직스럽지 않게 게이트 전극층(23)에 인가되어, 게이트 산화막을 열화시킨다.그 때문에, N형 확산층(30)에 의해 형성된 저항은 아주 유효한 역할을 한다.
제3도는 제1도에 나타낸 실시예의 반도체 장치의 100-100선에 따라 취한 단면의 제조 공정을 설명하는 순서도이다.
또한, 제4도 내지 제9도는 제3도의 순서도에 대응하는 단면도이다.
이하, 제3도 내지 제9도를 참조하여, 본 발명의 제1실시예에 따른 반도체 장치의 제조 공정을 설명한다.
먼저, 제3도 및 제4도에 나차낸 바와 같이, P형 반도체 기관(1)의 주표면상에 소자분리를 위한 필드 산화막을 형성한다.
필드 산화막(2)이 형성되지 않은 활성영역의 표면상에 게이트 산화막(3)을 형성한다.
그 다음, 제3(2)도 및 5도에 도시한 바와 같이, 다결정 실리콘층 등으로 형성된 게이트 전극(23)을 형성한다.
그 다음, 제3도 및 제6도에 도시한 바와 같이, 게이트 전극층(23) 및 필드 상화막(2)을 마스크로 사용하여 P형 반도체 기관(1)에 불순물을 이온-주입하는 것에 의해 소스/드레인 영역(26, 27)을 형성한다.
이 이온-주입시에, 제1도에 나타낸 N형 확산층(30)이 형성되는 영역에도 동시에 N형 불순물을 동시에 이온 주입하는 것에 의해 소스/드레인 영역(26, 27)과 동시에, N형 확산층(30)도 형성된다.
따라서, 본 실시예에 있어서 N형 확산층(30)을 설치하여도 그 제조 공정이 복잡하게 되지 않는다.
그 후에, 제3(4)도 및 제7도에 나타낸 바와 같이, 전 표면상에 보호막(6)을 형성한다.
그리고, 제3(5)도 및 제8도에 나타낸 바와 같이, 보호막(6)에 접촉 구멍(24, 25)을 형성한다.
마지막으로, 제3(6)도 및 제9도에 나타낸 바와 같이, 전면에 알루미늄 등의 금속층(도시하지않음)을 형성한 후, 그 금속층을 플라즈마 건식 에칭하는 것에 의해 금속 배선(21, 22)을 형성한다.
이 금속 배선(20, 23)과 동시에 제1도에 나타낸 금속 배선(21, 22)을 형성한다.
본 발명의 제2실시예에 따른 반도체 장치를 나타내는 제10도를 참조하면, 제 1 도 및 제 2 도에 나타낸 제 1 실시예의 N형 확산층(30)대신에 P형 확산층(40)을 사용한다.
제2실시예에 따른 반도체 장치의 평면 패턴은, p형 확산층(40)이 전원 전압(Vcc)이 공급되는 N형 웰 내에 형성되는 것을 제외하고는, 제1도에 나타낸 제1실시예의 평면 패턴과 같은 모양이다.
그러므로. 이 반도체 장치의 등가 회로는 제10도에 나타낸 것과 같이, 저항과 다이오드를 구성하는 P형 확산층(40)에 Vcc전원(38)이 접속되는 구조로 된다.
상술한 구조를 갖는 제2실시예에 따른 반도체 장치에 있어서, 금속 배선(20)의 패터닝시 플라즈마 에칭에 의해 금속 배선(20)에 축적된 플라즈마 전하 입자는 특히 정의 서지 전압이 인가될 때, Vcc 전원(38)에 인출된다. 그에 따라, 정의 전하 충전을 해소할 수 있다.
또, P형 확산층(40)이 저항을 구성하므로, 금속 배선의 패터닝시에 급격하게 서지 전압이 금속 배선(20)에 축적된 경우에도, 그 서지 전압의 피크 치를 억제할 수 있다.
본 발명의 제3실시예에 따른 반도체 장치를 나타내는 제11도와 제12도를 참조하면, N형 확산층(30)과 P형 확산층(40)이 서로 직렬로 접속된다. 그에 따라 금속 배선(20)에 정의 전하가 축적되어 있는 경우와 부의 전하가 축적되어 있는 경우의 모든 경우에 전하를 확실하게 흡수할 수가 있다.
구체적인 구성으로는, 제11도에 나타낸 바와 같이, N형 확산층(30)과 소정의 간격을 두고 P형 확산층(40)을 형성한다. P형 확산층(40)은 N웰 영역(37)에 형성한다.
P형 확산층(40)은 접촉 구멍(36)을 통하여 금속 배선(20)과 접속되어 있다.
또, P형 확산층(40)과 N형 확산층(30)과는 접촉 구멍(32, 35)을 통하여 금속 배선(34)에 의해 접속되어 있다.
또, N형 웰 영역(37)에는 접촉 구멍(39)을 통하여 전원 전압(Vcc)이 공급되는 금속배선(38)이 접속되어 있다.
제12도는 이 반도체 장치의 등가 회로도이다.
이와 같은 구성을 가지는 제3실시예에 따른 반도체 장치의 효과에 대하여 상세하게 설명한다.
제13도는 상기한 제3실시예의 구성에 있어서, 안테나 비를 종류마다 변화시킨 경우의 시간에 대한 문턱 전압의 변동치를 나타내는 도면이다.
다시 말해, 제13도는 안테나 비의 증가에 의해 게이트 산화막중에 포획되는 핫 캐리어의 수가 변화하는가 여부를 나타내는 도면이다.
또, 제14도는 안테나 비와 게이트 산화막의 파괴율과의 관계를 나타낸 도면이다.
먼저, 제13도를 참조하면, 이 실험에서는 게이트 산화막의 두께(Tox)는 120Å으로, 소스와 드레인 영역간의 전압(Vds)은 5.5V로, 게이트 전압(VG)은 2.0V로, 실험온도는 -50℃로하여 실험을 행하였다.
이 제3실시예에서는 안테나 비를 10, 2000, 4000 및 8000으로 4 종류로 변화시켜도 문턱 전압의 변동 값(△VTH)에 큰 차이가 없음을 알 수 있다.
즉, 제3실시예의 구성에서는, 안테나 비에 무관하게, 금속 배선(20)에 축적된 플라즈마 전하 입자가 효과적으로 흡수된다는 것을 알 수 있다.
다시 말해, 종래의 기술과 다르게 안테나 비가 높게되어도, 금속 배선(20)에 축적된 전하 입자를 효과적으로 흡수하는 것이 가능하다.
제14도를 참조하면, 이 실험에서는 게이트 산화막의 두께(Tox)를 120Å으로 하고, 누설 전류가 1㎂이상으로 되었을 때 게이트 산화막이 파괴되는 것이 보이지 않았다.
제14도에 나타낸 바와 같이, 안테나 비가 104으로된 경우에도, 게이트 산화막의 파괴율은 0%로, 제28도에 나타낸 종래의 기술에 비하여 개선되었음을 알 수 있다.
본 발명의 제4실시예에 따른 반도체 장치를 나타내는 제15도 및 제16도를 참조하면, N형 확산층(30)과 P형 확산층(40)이 금속 배선(20)과 게이트 전극층(23) 사이에서 서로 병렬로 접속되어 있다.
이와 같이 구성하는 것에 의해, 상술한 제3실시예와는 마찬가지로, 금속 배선(20)에 정의 전하가 축적되어 있는 경우와 부의 전하가 축적되어 있는 경우의 모든 경우에 충전을 효과적으로 흡수할 수가 있다.
또한, 제4실시예에서는 N형 확산층(30)과 P형 확산층(40)이 서로 병렬로 설치되는 것에 의해, 상기한 제3실시예에 비하여 N형 확산층(30)과 P형 확산층(40)에 의한 저항 값을 줄이는 것이 가능하다. 이에 의해, 신호의 전파 속도를 빠르게 하는 것이 가능하다.
또한, 상기한 제3실시예 및 제4실시예의 구성에 있어서, 또한 N형 확산층(30)과 P형 확산층(40)에 의한 저항값을 감소시키기 때문에, 후속 공정에서 N형 확산층(30)또는 P형 확산층(40)과의 상측에 금속 배선을 형성하여그 금속 배선과 N형 확산층(30)또는 P형 확산층(40)을 서로 병렬로 접속하여도 좋다.
본 발명의 제5실시예에 따른 반도체 장치를 나타내는 제17도를 참조하면, N형 확산층(30)과 직렬로 접속되도록 다결정 실리콘막 등으로 형성된 도전체층(50)이 설치된다.
이와 같이 구성하는 것에 의해, 직렬 저항의 저항 값을 상승시키고자 하는 경우에 용량을 크게하지 않고 직렬저항의 저항 값만을 상승시키는 것이 가능하다
이에 의해, 신호 전파의 지연을 더욱 줄이는 것이 가능하다.
구체적으로는. 직렬 저항의 저항 값을 상승시키고자 할 경우에 N형 확산층(30)의 저항 값을 증가시키면 N형 확산층(30)의 접합 용량이 크게되고 만다.
제5실시예에서는, 다결정 실리콘 막 등으로 형성된 도전체층(50)에 의해 직렬 저항의 저항 값을 상승시키고 있으므로, N형 확산층(30)의 접합 용량이 증가되지 않아, 신호의 전파 지연을 줄이는 것이 가능하다.
본 발명의 제6실시예에 따른 반도체 장치를 나타내는 제18도 및 제19도를 참조하면, N형 확산층(30)과 금속 배선(20, 33)이 다결정 실리콘 등으로 구성되는 도전체층(43)을 통하여 접속되어 있다.
구체적으로는, N형 확산층(30)의 상부 표면상에 직접 접촉부(44)가 접촉하도록 다결정 실리콘막 등으로된 도전체층(43)이 형성되고, 그 다결정 실리콘막(43)의 상부 표면상에 접촉 구멍(42, 41)을 통하여 금속 배선(20, 33)이 접속되어 있다.
제6실시예에서는 상기와 같은 구성을 가지는 것에 의해, 금속 배선(20)이 알루미늄등인 경우에 그 알루미늄 배선층이 제20도에 나타낸 바와 같이 N형 확산층(30)중으로 흡수되어 알루미늄 스파이크(46)가 형성되는 것을 방지할 수 있다.
이와 같은 알루미늄 스파이크(46)는 누설전류의 원인이 되므로, 제6실시예에서는 알루미늄 스파이크(46)에 기인하는 누설 전류를 효과적으로 방지할 수 있다.
그 이외의 다른 효과는 제1실시예와 동일하다.
본 발명의 제7실시예에 따른 반도체 장치를 나타내는 제21도를 참조하면, 제 1 도에 나타낸 제1실시예의 구성에 부가하여, 금속 배선(20)의 상측에 위치하는 알루미늄 배선층 등으로 이루어진 제2금속 배선(56)에 의해, 금속 배선(20)과 금속 배선(33)을 접속하고 있다.
저항과 다이오드를 구성하는 N형 확산층(30)은 안테나 비가 큰, 금속 배선(20)의 형성시에, 금속 배선(20)에 축적되는 플라즈마 전하 입자를 흡수하는 것을 목적으로 하고 있다.
따라서 금속 배선(20)의 플라즈마 전하 입자가 흡수된 후에는 N형 확산층(30)은 불필요하게 된다.
이 경우에, 후속의 공정에서 형성되는 금속 배선(56)에 의해 금속 배선(20, 33)을 단락하는 것에 의해, 금속 배선(20)과 금속 배선(33)사이의 저항 값을 작게하는 것이 가능하다. 이에 의해, 신호의 전파 속도를 빠르게 하는 것이 가능하다.
또한, 상기한 제1실시예 내지 제7실시예에서는 종래의 기술에서 문제시되어 왔던 안테나 비가 5 이상인 경우에, 특히 효과적이다.
상기한 제1실시예 내지 제7실시예에 따른 각 반도체 장치에 있어서, N형 확산층(30)등으로 형성된 보호 회로는 게이트 전극층(23)의 근방에 설치되는 것이 바람직하다.
이것은, 금속 배선(20)과 마찬가지로 플라즈마가 축적되는 금속 배선(33)의 배선 길이를 짧아지게 한다.
금속 배선(33)의 길이를 짧게하는 것에 의해 금속 배선(33)에 축적되는 플라즈마 전하량은 작게된다.
그 결과, 금속 배선(33)에 축적된 플라즈마 전하 입자가 게이트 전극층으로 흐른다고 하더라도 어떠한 문제도 발생되지 않는다.
또, 상기한 제1실시예 내지 제7실시예에 있어서, 금속 배선(20)은 전단 내부 회로(200)에 직접 접속될 수도 있고, 다른 도전층 또는 금속층을 통하여 접속될 수도 있다.
본 발명의 반도체 장치에 의하면, 게이트 전극층과 제1배선층과의 사이에 저항 및 다이오드를 구성하는 불순물 확산층을 삽입하는 것에 의해, 제1배선층패터닝시의 플라즈마 에킹에 의해, 제1배선층에 플라즈마 전하입자가 축적되어도, 그 축적된 플라즈마 전하 입자는 불순물 확산층에 의해 흡수될 수가 있다.
따라서, 안테나 비가 높은 경우에도 게이트 전극층하의 게이트 산화막에 서지 전압이 가해지지 않고, 게이트 산화막의 열화나 파괴를 효과적으로 방지할 수 있다.
또, 불순물 확산층을 제1도전형의 제1불순물 확산층과 제1불순물 확산층에 직렬로 접속된 제2도전형의 제2불순물 확산층을 포함하도록 구성하면, 제1배선층에 정의 전하가 있는 경우와 부의 전하가 있는 경우의 모든 경우에 대처할 수 있다.
또한, 불순물 확산층을 제1도전형의 제1불순물 확산층과 제1불순물 확산층에 병렬로 접속된 제2도전형의 제2불순물 확산층을 포함하도록 구성될 경우, 제1과 제2 불순물 확산층에 의한 저항 값을 줄이는 것이 가능한 효과를 나타낸다.
이에 의해, 신호의 전파 속도가 지연되는 것을 방지할 수 있다.
또, 게이트 전극층과 제1배선층과의 사이에 불순물 확산층과 직렬로 접속된 도전막으로 형성된 저항층을 개재하도록 구성하려면, 불순물 확산층의 저항 값을 증가시키는 것에 의해 직렬 저항의 저항값을 증가시키는 경우에 비하여 용량의 증가를 억제하는 것이 가능하다.
이에 의해, 신호의 전파의 속도가 지연되는 것을 최소화하는 것이 가능하다.
또, 제 1 배선층의 금속 배선층인 경우에, 그 금속 배선층과 불순물 확산층과를 불순물 확산층의 상부 표면상에 형성된 패드층을 통하여 접속하도록 하면, 금속 배선층이 불순물 확산층에 흡수되어 누설 전류가 발생하는 것을 반지할 수 있다.
또, 상기한 불순물 확산물에 제1배선층의 상측에 절연층을 개재하여 형성되는 제2배선층을 병렬로 접속하면, 신호의 전파 속도를 뻐르게할 수 있다.
더욱이, 불순물 확산층을 게이트 전극층의 근방에 위치하도록 하면, 불순물 확산층과 게이트 전극과를 접속하기 위한 배선층의 길이를 짧게할 수 있어, 그에 의해 게이트 전극층에 흐를 가능성이 있는 플라즈마 전하 입자를 보다 작게할 수 있다.

Claims (10)

  1. 전계효과 트랜지스터를 가지며, 초기 입력단 회로 이외의 내부 회로를 포함하는 반도체 장치에 있어서, 상기 초기 입력단 회로 이외의 내부 회로의 전계 효과 트랜지스터를 구성하는 게이트 전극층(23)과, 상기 게이트 전극층과 전기적으로 접속되어 상기 게이트 전극층에 회로 신호를 전달하기 위한 제1배선층(20)과, 상기 게이트 전극층과 상기 제 1 배선층 사이에 삽입되어, 저항 및 다이오드를 구성하는 불순물 확산층(30, 40)을 구비하고, 상기 불순물 확산층에는 상기 제1배선층의 상측에 절연막을 개재하여 형성되는 제2배선층(56)이 병렬로 접속된 반도체 장치.
  2. 제1항에 있어서, 상기 불순물 확산층(30, 40)이 제1도전형의 제1불순물 확산층(30)과, 상기 불순물 확산층(30)에 직력로 접속된 제2도전형의 제2불순물 확산층(40)을 포함하고, 상기 제1 및 제2불순물 확산층 중의 어느 일측에 상기 제2배선층이 병렬로 접속되어 있는 장치.
  3. 제1항에 있어서, 상기 제1불순물 확산층(30)이 제1도전형의 제1불순물층(30)과, 상기 제1불순물층(30)에 병렬로 접속된 제2도전형의 제2불순물 확산층(40)을 포함하고, 상기 제1 및 제2불순물 확상층의 어느 일측에 상기 제2배선층이 병렬로 접속되어 있는 반도체 장치.
  4. 제 3항에 있어서, 상기 제1불순물 확산층(30)은 제2도전형 반도체 기관(1)의 주표면 상에 형성되고, 상기 제2불순물 확산층(40)은 제1도전형 웰 영역(37)의 주 표면상에 형성되며, 상기 반도체 기관은 접지 전위를 공급받으며, 상기 웰 영역은 전원 전압을 공급받는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 불순물 확산층과 직렬로 접속되어 있는 도전막으로 구성되는 저항 층(50)이 상기 게이트 전극층과 상기 제1배선층 사이에 더 삽입되는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 제1배선층은 금속 배선층(20)이고, 상기 금속 배선층은 상기 불순물 확산층의 상부 표면 위에 형성되어 있는 패드층을 통하여 상기 불순물 확산층에 접속되어 있음을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 패드층은 다결정 실리콘막으로 구성되는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서, 상기 불순물 확산층과 상기 게이트 전극층은 상기 제1배선층과 동일한 재질로 형성된 제2배선층(33)에 의해 서로 접속되는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기게이트 전극층 아래에 위치하고 있는 채널 영역에 상응하는 부분 이외의 상기 게이트 전극층의 영역의 평 면적과 상기 제1배선층의 평면적의 합은 상기 채녈 영역의 평면적이 1 일 때, 적어도 5인 것을 특징으로 하는 반도체 장치.
  10. 제3항에 있어서, 상기 불순물 확산층(30)은 상기 게이트 전극층의 근방에 위치하는 것을 특징으로 하는 반도체 장치.
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