JPH04158578A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04158578A JPH04158578A JP28505690A JP28505690A JPH04158578A JP H04158578 A JPH04158578 A JP H04158578A JP 28505690 A JP28505690 A JP 28505690A JP 28505690 A JP28505690 A JP 28505690A JP H04158578 A JPH04158578 A JP H04158578A
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Landscapes
- Non-Volatile Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Bipolar Transistors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は多層配線を有する半導体装置及びその製造方法
に関するものである。
に関するものである。
従来の技術
従来、１層配線（アルミニウム）を用いた半導体装置に
おいて、トランジスタのゲートに接続される配線は、は
とんど必ず別のトランジスタのソース１ドレイン拡散領
域に接続されているため、配線形成工程におけるプロセ
スダメージ、たとえばアルミニウムスパッタ時やアルミ
ニウムドライエツチング時のプラズマダメージによりト
ランジスタ特性が変動することは稀であった。しかし２
層以上のアルミニウム配線を有するプロセスでは、層目
のアルミニウム配線形成時にはトランジスタのゲートに
接続されたアルミニウム配線が他にはどこにも接続され
ていない状態、つまりフローティング状態になっており
、２層目のアルミニウム配線形成時にはじめて他のトラ
ンジスタのソース１ドレイン拡散領域に接続されるよう
なトランジスタが形成されることがある。このようなト
ランジスタにおいて１層目のアルミニウム配線形成時に
トランジスタのゲートが受けるダメージによりゲート酸
化膜中に電荷が注入されトランジスタ特性が劣化したり
ゲートが破壊する。
おいて、トランジスタのゲートに接続される配線は、は
とんど必ず別のトランジスタのソース１ドレイン拡散領
域に接続されているため、配線形成工程におけるプロセ
スダメージ、たとえばアルミニウムスパッタ時やアルミ
ニウムドライエツチング時のプラズマダメージによりト
ランジスタ特性が変動することは稀であった。しかし２
層以上のアルミニウム配線を有するプロセスでは、層目
のアルミニウム配線形成時にはトランジスタのゲートに
接続されたアルミニウム配線が他にはどこにも接続され
ていない状態、つまりフローティング状態になっており
、２層目のアルミニウム配線形成時にはじめて他のトラ
ンジスタのソース１ドレイン拡散領域に接続されるよう
なトランジスタが形成されることがある。このようなト
ランジスタにおいて１層目のアルミニウム配線形成時に
トランジスタのゲートが受けるダメージによりゲート酸
化膜中に電荷が注入されトランジスタ特性が劣化したり
ゲートが破壊する。
以上のような現象を防止するため１層目のアルミニウム
配線形成時に、配線に保護ダイオードあるいは保護トラ
ンジスタ等の保護回路を第２図に示すように取り付ける
ことがあった。
配線形成時に、配線に保護ダイオードあるいは保護トラ
ンジスタ等の保護回路を第２図に示すように取り付ける
ことがあった。
第２図（ａ）は１層目の配線工程前の状態を示しており
、１は１層目の配線工程でフローティングになるトラン
ジスタ、２は２層目の配線工程でトランジスタ１のゲー
トがドレインに接続されるトランジスタ、４は保護ダイ
オードである。
、１は１層目の配線工程でフローティングになるトラン
ジスタ、２は２層目の配線工程でトランジスタ１のゲー
トがドレインに接続されるトランジスタ、４は保護ダイ
オードである。
第２図（ｂ）は１層目の配線形成時を示しており、１層
目の配線５によってトランジスタ１のゲートとダイオー
ド４のカソードが接続される。
目の配線５によってトランジスタ１のゲートとダイオー
ド４のカソードが接続される。
第２図（Ｃ）は２層目の配線形成時を示しており、１層
目の配線５と２層目の配線８によって、トランジスタ１
のゲートとトランジスタ２のドレインが接続される。
目の配線５と２層目の配線８によって、トランジスタ１
のゲートとトランジスタ２のドレインが接続される。
発明が解決しようとする課題
上述する目的で配線に保護回路を接続すると、１層目の
配線形成時のプロセスダメージによる電流６により配線
容量が増大し、半導体装置の動作速度が遅延したり、消
費電力が増大するという問題点があった。
配線形成時のプロセスダメージによる電流６により配線
容量が増大し、半導体装置の動作速度が遅延したり、消
費電力が増大するという問題点があった。
本発明はかかる不具合を解決する手段を提供するもので
ある。
ある。
課題を解決するための手段
前記の問題を解決するため本発明は、配線形成前あるい
は配線形成と同時に、配線と保Ｍ回路の間に配線形成後
にレーザーやＦＩＢ（集束イオンビーム）あるいは電気
的に切断可能なヒユーズを形成し、配線形成後に上記ヒ
ユーズを切断するものである。
は配線形成と同時に、配線と保Ｍ回路の間に配線形成後
にレーザーやＦＩＢ（集束イオンビーム）あるいは電気
的に切断可能なヒユーズを形成し、配線形成後に上記ヒ
ユーズを切断するものである。
作用
このようにすれば、従来と同様に保護回路によって配線
形成時のプロセスダメージからトランジスタの７０−テ
ィングゲートを保護することができ、しかも配線形成後
にヒユーズを切断して配線から保護回路を電気的に切り
はなすため、配線に余分な容量がつかず動作速度の遅延
や消費電力の増大等の問題点を解決することができる。
形成時のプロセスダメージからトランジスタの７０−テ
ィングゲートを保護することができ、しかも配線形成後
にヒユーズを切断して配線から保護回路を電気的に切り
はなすため、配線に余分な容量がつかず動作速度の遅延
や消費電力の増大等の問題点を解決することができる。
実施例
第１図に本発明の一実施例における半導体装置の製造方
法の実施例を示す。
法の実施例を示す。
まず、第１図（ａ）に示すように、１層目の配線工程前
に、単結晶シリコン基板上にウェル形成工程、素子分離
工程、ゲート形成工程、ソース・ドレイン拡散形成工程
を経て所定の回路形成に必要なトランジスタ１，２、抵
抗及びキヤパシタ（図示せず）等を形成する。この時同
時にポリシリコンヒユーズ３及び保護ダイオード４を形
成する。
に、単結晶シリコン基板上にウェル形成工程、素子分離
工程、ゲート形成工程、ソース・ドレイン拡散形成工程
を経て所定の回路形成に必要なトランジスタ１，２、抵
抗及びキヤパシタ（図示せず）等を形成する。この時同
時にポリシリコンヒユーズ３及び保護ダイオード４を形
成する。
ここでトランジスタ１は１層目の配線工程でゲートがフ
ローティングになるトランジスタ、トランジスタ２は２
層目の配線工程でトランジスタ１のゲートがドレインに
接続されるトランジスタである。
ローティングになるトランジスタ、トランジスタ２は２
層目の配線工程でトランジスタ１のゲートがドレインに
接続されるトランジスタである。
次に第１図（ｂ）に示すようにコンタクト穴形成。
１層目のアルミニウム堆積、フォトレジストパターン形
成及びドライエツチング工程を経て１層目のアルミニウ
ム配線５が形成される。このドライエツチング工程にお
いてアルミニウム配線が帯電しその電位が増大する。そ
の電位が保護ダイオード４のＰ−ｎ接合耐圧以上になっ
た時、アルミニウム配置＆Ｉ１５に帯電した電荷はポリ
シリコンヒユーズ３及び保護ダイオード４を経て基板ま
たはウェル等に流れ、トランジスタ１のゲートはプロセ
スダメージから保護される。
成及びドライエツチング工程を経て１層目のアルミニウ
ム配線５が形成される。このドライエツチング工程にお
いてアルミニウム配線が帯電しその電位が増大する。そ
の電位が保護ダイオード４のＰ−ｎ接合耐圧以上になっ
た時、アルミニウム配置＆Ｉ１５に帯電した電荷はポリ
シリコンヒユーズ３及び保護ダイオード４を経て基板ま
たはウェル等に流れ、トランジスタ１のゲートはプロセ
スダメージから保護される。
この後第１図（Ｃ）に示すようにポリシリコンヒユーズ
３にレーザ光を照射してヒユーズ３を切断した後、２層
目のアルミニウム用コンタクト穴形成、２層目のアルミ
ニウム堆積、フォトレジストパターン形成及びドライエ
ツチング工程を経て２層目のアルミニウム配線８が形成
される。この時２層目のアルミニウム配線８はトランジ
スタ２のドレインに接続されるためトランジスタ１のゲ
ートにダメージを与えることはない。
３にレーザ光を照射してヒユーズ３を切断した後、２層
目のアルミニウム用コンタクト穴形成、２層目のアルミ
ニウム堆積、フォトレジストパターン形成及びドライエ
ツチング工程を経て２層目のアルミニウム配線８が形成
される。この時２層目のアルミニウム配線８はトランジ
スタ２のドレインに接続されるためトランジスタ１のゲ
ートにダメージを与えることはない。
最後にチップ表面全体に保護膜（図示せず）を形成する
。
。
なお、本実施例ではヒユーズの切断を１層目のアルミニ
ウム配線形成直後に行なったが、さらに後の工程で行な
ってもよい。しかし後の工程になればなるほどヒユーズ
上の眉間絶縁膜の厚みが増大しレーザによるヒユーズの
切断は困難になる。
ウム配線形成直後に行なったが、さらに後の工程で行な
ってもよい。しかし後の工程になればなるほどヒユーズ
上の眉間絶縁膜の厚みが増大しレーザによるヒユーズの
切断は困難になる。
またヒユーズの材質はポリシリコン以外にシリサイド、
アルミニウム等でもよい。
アルミニウム等でもよい。
さらに３層以上の多層配線を有する半導体装置について
は２層目以降のアルミニウム配線工程でも同様にトラン
ジスタのゲートがフローティングになる可能性があるの
で上記実施例と同様の方法を採用すれば、全てのアルミ
ニウム配線工程でのトランジスタの保護と余分な容量の
低減を図ることができる。
は２層目以降のアルミニウム配線工程でも同様にトラン
ジスタのゲートがフローティングになる可能性があるの
で上記実施例と同様の方法を採用すれば、全てのアルミ
ニウム配線工程でのトランジスタの保護と余分な容量の
低減を図ることができる。
発明の効果
本発明にかかる半導体装置及びその製造方法を用いるこ
とにより多層配線を有する半導体装置を構成するトラン
ジスタ等がプロセス中に受けるダメージから保護されそ
の産業的価値は大きい。
とにより多層配線を有する半導体装置を構成するトラン
ジスタ等がプロセス中に受けるダメージから保護されそ
の産業的価値は大きい。
第１図（ａ）、 （ｂ） 、 （ｃ）は本発明の一実施
例を説明するための図、第２図Ｃａ） 、 （ｂ） 、
（Ｃ）は従来例を説明するだめの図である。 １・・・・・・１層目の配線工程でフローティングにな
るトランジスタ、２・・・・・２層目の配線工程で■の
ゲートかドレインに接続されるトランジスタ、３・・・
・・・ヒユーズ、４・・・・・・保護ダイオード、５・
・・・・・１層目の配線、６・・・・・・１層目の配線
形成時に流れるプロセスダメージの電流、７・・・・・
・ヒユーズ切断用レーザ、８・・・・・・２層目の配線
。
例を説明するための図、第２図Ｃａ） 、 （ｂ） 、
（Ｃ）は従来例を説明するだめの図である。 １・・・・・・１層目の配線工程でフローティングにな
るトランジスタ、２・・・・・２層目の配線工程で■の
ゲートかドレインに接続されるトランジスタ、３・・・
・・・ヒユーズ、４・・・・・・保護ダイオード、５・
・・・・・１層目の配線、６・・・・・・１層目の配線
形成時に流れるプロセスダメージの電流、７・・・・・
・ヒユーズ切断用レーザ、８・・・・・・２層目の配線
。
Claims (2)
- （１）多層配線の少なくとも１つの配線が後工程で切断
可能なヒューズを介してトランジスタの保護素子または
保護回路に接続されている事を特徴とする半導体装置。 - （２）多層配線の少なくとも１つの配線工程の前に所定
の回路を形成する工程と、トランジスタの保護素子また
は保護回路を形成する工程と、配線形成後の工程で切断
可能なヒューズを形成する工程と、配線形成時に配線と
ヒューズとトランジスタの保護素子または保護回路をこ
の順に接続する工程と、配線形成後に前記ヒューズを切
断する工程を有することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28505690A JPH04158578A (ja) | 1990-10-22 | 1990-10-22 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28505690A JPH04158578A (ja) | 1990-10-22 | 1990-10-22 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04158578A true JPH04158578A (ja) | 1992-06-01 |
Family
ID=17686593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28505690A Pending JPH04158578A (ja) | 1990-10-22 | 1990-10-22 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04158578A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5744838A (en) * | 1994-09-27 | 1998-04-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having internal circuit other than initial input stage circuit |
| US5844282A (en) * | 1997-03-28 | 1998-12-01 | Nec Corporation | Semiconductor device having field effect transistor connected at gate electrode to protective junction diode discharging in the presence of light |
| WO2009055129A1 (en) * | 2007-10-26 | 2009-04-30 | Xilinx, Inc. | A method of and circuit for protecting a transistor formed on a die |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61190982A (ja) * | 1985-02-20 | 1986-08-25 | Hitachi Ltd | 静電破壊防止回路 |
| JPH02111044A (ja) * | 1988-10-20 | 1990-04-24 | Matsushita Electron Corp | 半導体装置 |
| JPH02128461A (ja) * | 1988-11-07 | 1990-05-16 | Nec Corp | 集積回路 |
-
1990
- 1990-10-22 JP JP28505690A patent/JPH04158578A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61190982A (ja) * | 1985-02-20 | 1986-08-25 | Hitachi Ltd | 静電破壊防止回路 |
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| WO2009055129A1 (en) * | 2007-10-26 | 2009-04-30 | Xilinx, Inc. | A method of and circuit for protecting a transistor formed on a die |
| US7772093B2 (en) | 2007-10-26 | 2010-08-10 | Xilinx, Inc. | Method of and circuit for protecting a transistor formed on a die |
| US7956385B1 (en) | 2007-10-26 | 2011-06-07 | Xilinx, Inc. | Circuit for protecting a transistor during the manufacture of an integrated circuit device |
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