JP2001237245A

JP2001237245A - 半導体装置の製造方法

Info

Publication number: JP2001237245A
Application number: JP2000045826A
Authority: JP
Inventors: Tadashi Fukui; 正福井
Original assignee: Renesas Micro Systems Co Ltd
Current assignee: Renesas Micro Systems Co Ltd
Priority date: 2000-02-23
Filing date: 2000-02-23
Publication date: 2001-08-31

Abstract

(57)【要約】【課題】半導体装置製造におけるプラズマダメージを防
止した簡易な配線形成方法を提供する。【解決手段】トランジスタおよび保護ダイオードが形成
された半導体基板１上に層間絶縁膜を形成した後、該層
間絶縁膜に半導体基板１に接続するコンタクトを形成
し、次いで層間絶縁膜上に導電層を形成した後、該導電
層をフォトリソフラフィとプラズマエッチング法による
異方性エッチングによって配線長方向にのみエッチング
して所定の幅の第１配線パターン２を形成する工程と、
第１配線パターン２を配線幅方向にのみエッチングして
所定の長さと幅の第２配線パターン２ａを形成するとと
もに層間絶縁膜上の配線パターン非形成領域の導電層を
削除する工程とから配線パターンを形成し、配線形成に
おけるプラズマダメージを抑制した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に配線形成工程におけるゲート酸化膜への
プロセスダメージを回避する半導体装置の製造方法に関
する。

【０００２】

【従来の技術】近年、半導体素子の高密度化・高速化に
伴い、半導体素子の構成部品である容量やトランジスタ
のゲート酸化膜の薄膜化、或いは配線材料の薄膜化・配
線幅の縮小化・多層配線化が行われている。

【０００３】通常、半導体装置の製造工程においては、
プラズマを用いる工程が多く使われており、ドライエッ
チングやプラズマＣＶＤ法による成膜などの工程では、
ウェハーがプラズマ中で処理される。プラズマ中には電
荷が存在しているため、ウェハー表面に露出したアルミ
ニウム等の導体部分から電荷が入り込みデバイスに帯電
する。この導体がゲート電極に接続していると、ゲート
電極から半導体基板に電流が流れ、その際にゲート酸化
膜はプロセスダメージを受ける。

【０００４】ゲート酸化膜がプロセスダメージを受ける
と、スタンバイリークの増加やファンクション動作不良
による半導体装置製造の歩留まり低下を招く恐れがあ
る。

【０００５】プロセスダメージは、一般的にゲート電極
に接続されている導電層が他の何処にも接続されていな
い状態、つまりゲート電極が製造工程中にフローティン
グとなり、かつフローティングになるゲート電極に接続
されている導電層が長くなれば長くなるほど、（例え
ば、プロセスにもよるがフローティングになっているゲ
ート電極に接続されている配線長が１ｍｍを越える配線
長の場合は、プロセスダメージを受ける）プラズマ中の
電荷を集めやすくなり、ゲート電極への影響（スタンバ
イリークの増加やファンクション動作不良等）が大きく
なることが知られている。

【０００６】図８は半導体装置の配線形成におけるゲー
ト絶縁膜のプロセスダメージを説明する基板要部の模式
断面図である。図８のように、半導体基板１６にＮウェ
ル８、Ｐウェル７、ゲート絶縁膜（表示していない）、
ゲート電極６、Ｐ⁺拡散層１０、Ｎ⁺拡散層１１が形成さ
れた後、半導体基板１６上に層間絶縁膜２５が形成され
る。次いで、層間絶縁膜２５に拡散層およびゲート電極
に接続する開口を形成した後、第１の導電層を堆積して
パターニングする。符号２１，２２はパターニングされ
た第１導電層を示す。配線層を２層以上形成する場合に
は、第１導電層２１，２２形成工程終了後、トランジス
タのゲート電極６に接続された第１導電層２１が、第２
導電層２３が接続されるまで他の何処にも接続されない
状態、つまりフローティング状態になっている場合があ
る。この場合、第１導電層のパターニング時のプラズマ
電荷により第１導電層２１からゲート電極６を通して電
荷が半導体基板１６に流れ、トランジスタのゲート酸化
膜（表示していない）がプロセスダメージを受ける。

【０００７】上記の半導体装置の配線形成時のゲート酸
化膜のダメージを回避する方法が特許第２６１８４７９
号公報（以下、従来例１という）に開示されている。

【０００８】図５は、この技術による半導体装置の製造
方法を説明するための図であり、図５（ａ）は半導体装
置の平面図、図５（ｂ）は図５（ａ）のＡ―Ａ’線断面
図である。まず、半導体装置内に素子形成予定領域と素
子形成領域に隣接した半導体装置がスクライブされる領
域であるグリッドライン領域とを有する半導体基板１６
を準備し、素子形成予定領域上にゲート絶縁膜（表示し
ていない）を形成する。次いで、ゲート絶縁膜上にゲー
ト電極（表示していない）を形成した後、ゲート電極を
含む半導体基板１６上に層間絶縁膜２５を形成する。

【０００９】次に、ゲート電極上の層間絶縁膜２５を除
去することにより、ゲート電極を露出させると同時に、
グリッドライン領域上の層間絶縁膜２５を除去する。続
いて、層間絶縁膜２５が除去されたグリッドライン領域
上及び露出されたゲート電極上を含む層間絶縁膜上にア
ルミニウム（Ａｌ）の導電層を形成し、ゲート電極と半
導体基板とを電気的に接続する。

【００１０】次いで、アルミニウムの導電層をパターン
ニングしてアルミニウム配線１４やボンデイング用のパ
ッド１４ａを形成した後、半導体基板１６上にパッシベ
ーション膜２６を形成しパターンニングした後、グリッ
ドライン領域をスクライブすることにより、ゲート電極
と半導体基板とを電気的に分離する。なお、図５の符号
１３は導電層が形成されたグリッドラインを示す。

【００１１】この従来例１の半導体装置の製造方法で
は、素子形成予定領域と接続されているワイヤーボンデ
ィング用のパッド１４ａから層間絶縁膜２５が除去され
たグリッドライン１３に配線接続し、配線形成時のプラ
ズマ電荷を半導体基板１６へ放電してゲート絶縁膜のプ
ラズマ電荷によるダメージを回避している。本技術では
内部回路１５の配線を直接グリッドライン１３へ引き出
すことも可能となっている。

【００１２】また、特開平４―１５８５７８号公報（以
下、従来例２という）には、半導体基板内にヒューズと
保護ダイオードを形成しておき配線形成時のゲート絶縁
膜のプラズマダメージを防止する技術が提案されてい
る。

【００１３】図６はこの技術による半導体装置の製造方
法を説明するための模式図である。まず、１層目の配線
形成工程前に、半導体基板上にウェル形成、素子分離、
ゲート形成、ソース・ドレイン拡散形成の工程を経て所
定の回路形成に必要なトランジスタ１８，１８’、抵抗
及びキャパシタ（図示せず）等を形成する。この時同時
にポリシリコンからなるヒューズ１９および保護ダイオ
ード２０を形成する。ここでトランジスタ１８は１層目
の配線形成工程でゲートがフローテイングになるトラン
ジスタ、トランジスタ１８’は２層目の配線形成工程で
トランジスタ１８’のゲートがドレインに接続されるト
ランジスタである。

【００１４】次にコンタクト穴形成、１層目の配線１７
ａ形成される。この配線形成のドライエッチング工程に
おいて１層目の配線１７ａが帯電し、その電位が増大す
る。その電位が保護ダイオード２０のｐ―ｎ接合耐圧以
上になった時、１層目の配線１７ａに帯電した電荷はヒ
ューズ１９および保護ダイオード２０を経て基板または
ウェル等に流れ、トランジスタ１８のゲートはブロセス
ダメージから保護される。この後ヒューズ１９はレーザ
光により切断され、２層目の配線（表示していない）が
形成される。この時２層目の配線はトランジスタ１８’
のドレインに接続されるためトランジスタ１８のゲート
にダメージを与えることはない。

【００１５】また、半導体装置の配線形成時のプラズマ
ダメージを防止するその他の方法が特開平１０―４０９
２号公報（以下、従来例３という）に開示されている。
図７は従来例３の技術による半導体装置の配線形成工程
を説明するための基板要部の断面図である。まず、図７
（ａ）に示すように、半導体基板１６上に、素子分離酸
化膜（表示していない）、ゲート酸化膜（表示していな
い）、ゲート電極６を形成してＭＯＳ型電解効果トラン
ジスタを形成する。次いで、半導体基板１６上に層間絶
縁膜２５を形成した後、トランジスタと接続するため、
層間絶縁膜２５にコンタクトホールを開口して、コンタ
クトホールにＷ等の導電層２７を充填する。

【００１６】次に配線層としてアルミニウム膜１７、絶
縁膜２４を順次形成した後、フォトリソグラフィと異方
性エッチングにより、絶縁膜２４をパターニングし、絶
縁膜２４をマスクとしてアルミニウム膜１７を異方性エ
ッチングによりパターニングする。この時、アルミニウ
ム膜１７を絶縁膜２４上に残存させ、各配線パターンを
完全に分離させないでおく。各配線はアルミニウム膜１
７で電気的に接続されているため、プラズマによって発
生する電荷は基板上のダイオード構造を有する領域を経
て基板に逃げる。したがって、プラズマダメージによる
ゲート酸化膜の劣化、破壊は生じない。

【００１７】次に図７（ｂ）に示すように、絶縁膜を成
膜してエッチバックすることで配線の側壁を絶縁膜２４
ａで被覆する。

【００１８】次に図７（ｃ）に示すように、アルミニウ
ム膜１７の露出部分を異方性エッチングし、各配線を分
離する。下層のアルミニウム膜１７が分離し配線が孤立
した後、オーバーエッチングを行う。この時、配線上面
は絶縁膜２４で覆われているものの、アルミニウム膜１
７の側面が一部ではあるがプラズマに曝されることにな
る。しかしプラズマに曝される配線の側面積は、絶縁膜
２４ａによって側壁を形成しているために減少してお
り、ゲート酸化膜のプラズマダメージを軽減することが
できる。

【００１９】

【発明が解決しようとする課題】しかし、上記の従来例
１の半導体装置の製造方法では、プロセスダメージを受
けるゲート電極に接続された配線全てをグリッドライン
に引き出すことは、近年の大規模な半導体装置では配線
の数が膨大であるために難しく、また、その配線が信号
配線であれば、配線負荷により遅延特性が劣化するとい
う問題があった。

【００２０】また、従来例１においては、グリッドライ
ン上の層間絶縁膜を除去し、シリコン基板が一部露出す
る様にコンタクト形成する工程が必要など、製造工程が
増えるという問題があった。

【００２１】上記の従来例２の半導体装置の製造方法で
は、アルミ配線工程において一時ゲート電極がフローテ
ィングとなる箇所の特定が必要であり、大規模な半導体
装置では一時ゲート電極がフローティングとなる箇所の
特定が困難であるという問題があった。更に従来例２に
おいては、ゲート電極を保護する箇所１つ１つに保護素
子又は保護回路及びヒューズが必要となるために、機能
ブロックの面積が大きくなるという問題とヒューズの切
断を全ての箇所で行う必要があるためにヒューズ切断工
程に膨大な時間を要し、また、多層配線になればなる程
ヒューズの切断が困難になるという問題があった。

【００２２】また、上記の従来例３の半導体装置の製造
方法では、所定の厚さの導電層が残っているために、配
線が極端に長い場合は効果が出ない可能性があるという
問題がある。更に２回の導電層のエッチング以外に絶縁
層の形成が必要であり、工程が増加する問題があった。

【００２３】従って、本発明は、上記の従来例の問題点
を解決し、金属配線形成工程においてプラズマプロセス
によるチャージアップ現象に起因するゲート酸化膜のダ
メージを防止し、ＭＯＳ型電解効果トランジスタの信頼
性を向上させることができる半導体装置の製造方法を提
供するものである。

【００２４】

【課題を解決するための手段】本発明の第１の構成は、
半導体基板上にウェル形成、素子分離、ゲート形成、ソ
ース・ドレイン拡散層形成の工程によりトランジスタと
保護ダイオード等を形成した後、層間絶縁膜を形成し、
次いで前記層間絶縁膜に前記半導体基板に接続するコン
タクトを形成した後、前記層間絶縁膜上に導電層を形成
し、該導電層をフォトリソフラフィとプラズマエッチン
グ法による異方性エッチングによって配線パターンを形
成する半導体装置の製造方法において、前記配線パター
ン形成工程が前記導電層を配線長方向にのみエッチング
して所定の幅の第１配線パターンを形成する工程と、次
いで前記第１配線パターンを配線幅方向にのみエッチン
グして所定の長さと幅の第２配線パターンを形成すると
ともに前記層間絶縁膜上の前記配線パターン非形成領域
の前記導電層を削除する工程とからなることを特徴とす
る。

【００２５】上記の第１の構成において、前記第２配線
パターンを形成する工程において同時に前記層間絶縁膜
上の前記配線パターン非形成領域にダミー配線パターン
を形成することができ、導電層のデーター率をチップ内
でほぼ均一にすることが可能となり、導電層のエッチン
グ時の出来上がり寸法のバラツキを抑えることができ
る。

【００２６】本発明の第２の構成は、半導体基板上にウ
ェル形成、素子分離、ゲート形成、ソース・ドレイン拡
散層形成の工程によりトランジスタと保護ダイオード等
を形成した後、層間絶縁膜を形成し、次いで前記第１の
層間絶縁膜に前記半導体基板に接続する第１のコンタク
トを形成した後、前記第１の層間絶縁膜上に第１の導電
層を形成し、該導電層をフォトリソフラフィとプラズマ
エッチング法による異方性エッチングによって下層配線
パターンを形成し、さらに前記半導体基板上に第２の層
間絶縁膜を形成し、次いで前記第２の層間絶縁膜に前記
下層配線パターンに接続する第２のコンタクトを形成し
た後、前記第２の層間絶縁膜上に第２の導電層を形成
し、該導電層をフォトリソフラフィとプラズマエッチン
グ法による異方性エッチングによって上層配線パターン
を形成する半導体装置の製造方法において、前記下層配
線パターン形成工程が前記第１の導電層を配線長方向に
のみエッチングして所定の幅の第１配線パターンを形成
する工程と、次いで前記第１配線パターンを配線幅方向
にのみエッチングして所定の長さと幅の第２配線パター
ンを形成するとともに前記第１の層間絶縁膜上の前記下
層配線パターン非形成領域の前記第１の導電層を削除す
る工程とからなり、前記上層配線パターン形成工程が前
記第２の導電層を配線長方向にのみエッチングして所定
の幅の第３配線パターンを形成する工程と、次いで前記
第３配線パターンを配線幅方向にのみエッチングして所
定の長さと幅の第４配線パターンを形成するとともに前
記第２の層間絶縁膜上の前記上層配線パターン非形成領
域の前記第２の導電層を削除する工程とからなることを
特徴とする。

【００２７】上記の第２の構成において、前記第２配線
パターン形成工程において同時に前記第１の層間絶縁膜
上の前記下層配線パターン非形成領域に第１のダミー配
線パターンを形成することができ、また、前記第４配線
パターン形成工程において同時に前記第２の層間絶縁膜
上の前記上層配線パターン非形成領域に第２のダミー配
線パターンを形成することができる。本発明の上記の第
２の構成においては、これらのダミー配線パターンを設
けることにより導電層のデーター率をチップ内でほぼ均
一にすることが可能となり、導電層のエッチング時の出
来上がり寸法のバラツキを抑えることができる。

【００２８】また、上記の第２の構成において、前記半
導体基板上に第２の層間絶縁膜を形成し、次いで前記第
２の層間絶縁膜に前記下層配線パターンに接続する第２
のコンタクトを形成した後、前記第２の層間絶縁膜上に
第２の導電層を形成し、前記第２の導電層を配線長方向
にのみエッチングして所定の幅の第３配線パターンを形
成する工程と、次いで前記第３配線パターンを配線幅方
向にのみエッチングして所定の長さと幅の第４配線パタ
ーンを形成するとともに前記第２の層間絶縁膜上の前記
上層配線パターン非形成領域の前記第２の導電層を削除
する工程とからなる前記上層配線パターンを形成する工
程をさらにｎ回（ｎは１以上の整数）繰り返し、２層を
超える配線パターンを有する半導体装置を製造できる。

【００２９】本発明の上記第１および第２の構成におい
ては配線パターンの形成を配線長方向のエッチング（第
１エッチング）と配線幅方向のエッチング（第２エッチ
ング）の２段エッチングを行うことに大きな特徴があ
る。第１エッチングにより形成される配線パターンは層
間絶縁膜のコンタクト、保護ダイオードを介して半導体
基板に接続されるために第１エッチングで形成されたプ
ラズマ電荷は半導体基板に効率的に逃がすことができる
ために、ゲート電極へのプロセスダメージを防止でき
る。また、第２エッチングでは配線幅方向のエッチング
で済むためにエッチング時間が短く、プラズマ電荷の蓄
積を著しく減少できるために第２エッチングにおけるゲ
ート電極へのプロセスダメージは抑制できる。

【００３０】

【発明の実施の形態】次に、本発明の半導体装置の製造
方法の実施の形態について図面を参照して詳細に説明す
る。

【００３１】図１は、本発明の第１の実施の形態の半導
体装置の製造方法の工程を説明するための基板要部の平
面図である。また、図２は、図１（ｂ）のＡ―Ａ’線の
断面図である。まず、シリコン基板からなる半導体基板
上に通常の技術によりウェル形成、素子分離、ゲート形
成、ソース・ドレイン拡散形成の工程によりをトランジ
スタと保護ダイオード等を形成する（図２参照）。な
お、図２の符号１は半導体基板、７，８はそれぞれＰウ
ェルとＮウェルである。符号１０，１１はそれぞれＰ⁺
拡散層およびＮ⁺拡散層を表す。また符号６はトランジ
スタのゲート電極であり、符号９は保護ダイオードを表
す。

【００３２】次いで、半導体基板１上に通常の技術によ
りＢＰＳＧ膜（ホウ素と燐を含むシリゲートガラス）等
からなる層間絶縁膜２５を堆積して平坦化し、拡散層お
よびゲート電極に接続する開口を形成して開口内にＷ等
の導電層を充填してコンタクト５を形成する。

【００３３】次いで半導体基板１上にアルミニム金属か
らなる導電層をスパッタリング等により堆積した後、フ
ォトリソグラフィとプラズマガスによる異方性エッチン
グ法により図１（ａ）のように、導電層の配線長方向に
のみエッチング（第１エッチングという）して第１配線
パターン２を形成する。この第１エッチングでは第１配
線パターン２は配線長方向に接続された状態であり、プ
ラズマエッチングによって発生する電荷は図２における
基板上の保護ダイオード９を経て基板上へ逃げる。従っ
てゲート電極６のプラズマ電荷によるダメージはない。

【００３４】次に、図１（ｂ）のように、フォトリソグ
ラフィとプラズマガスによる異方性エッチング法により
第１配線パターン２の配線幅方向にのみエッチング（第
２エッチングという）を行う。この第２エッチングによ
って導電層は完全に分離され、所定の幅と長さの第２配
線パターン２ａが形成される。層間絶縁膜２５上の配線
パターン非形成領域の第１配線パターン２は第２エッチ
ングにより削除される。

【００３５】この第２エッチング工程時のプラズマによ
って発生する電荷によってゲート電極６はダメージを受
ける可能性はあるが、第２エッチングでは配線幅のみの
エッチングとなりプラズマによって発生する電荷も非常
に小さいため、著しくゲート酸化膜のダメージを低減す
ることができる。なお、図１（ｂ）における符号３は第
２エッチング部Ａでエッチング幅が小さい箇所であり、
符号４は第２エッチング部Ｂでエッチング幅が比較的大
きな箇所または配線パターン形成が必要でない箇所を表
している。

【００３６】さらに、上層に配線層を形成する場合に
は、半導体基板上に第２の層間絶縁膜を形成した後、第
２の層間絶縁膜に下層の配線パターンに接続する第２の
コンタクト形成し、次いで上記の配線パターン形成と同
様な工程により第３配線パターン（第１配線パターンに
対応）と第４の配線パターン（第２配線パターンに対
応）を形成することにより上層配線パターンが形成でき
る。この場合第３配線パターンは第２のコンタクトと第
２配線パターンを経由して半導体基板に接続されるよう
にする。

【００３７】なお、上記の説明では、上層配線パターン
は１層であるが、同様な工程で２層以上の上層配線パタ
ーンを有する半導体装置が製造できる。

【００３８】次に、本発明の半導体装置の製造方法の第
２の実施の形態について図面を参照し説明する。

【００３９】図３は、本発明の第２の実施の形態を説明
するための基板要部の平面図である。上記の第１の実施
の形態では、第２エッチングにて導電層の配線幅方向に
エッチングする際に、導電層の不要な箇所は全てエッチ
ングで除去したが、本実施の形態では、導電層の最小幅
のみ第２エッチングでエッチングを行う。これによりダ
ミー配線パターン１２が残ることになり、導電層のデー
ター率をチップ内でほぼ均一にすることが可能となり、
導電層のエッチング時の出来上がり寸法のバラツキを抑
えることができる。

【００４０】次に本発明の半導体装置の製造方法の第３
の実施の形態について図面を参照して説明する。

【００４１】図４は、本発明の第３の実施の形態を説明
するための基板要部の平面図である。図４（ａ）は導電
層の第１エッチング後の平面図を示し、図４（ｂ）は導
電層の第２エッチング後の平面図を示した図である。導
電層配線が必ずしも同一方向でない場合でも、第１エッ
チングでエッチングを行い、第２エッチングで各導電層
の終端部分のみをエッチングすることによって、配線方
向に依存せず、プロセスダメージを著しく低減すること
が可能である。

【００４２】本発明では、複数の配線層を形成する場合
には、上記の第１〜第３の実施の形態の配線形成方法を
適宜組み合わせることができることは言うまでもない。
また、上記の実施の形態では配線パターンの導電層とし
てアルミニウムを使用した場合について説明したがその
他、アルミニウム合金，銅または銅合金を使用すること
もできる。

【００４３】

【発明の効果】以上説明したように、本発明によれば、
半導体装置のプラズマエッチングによって配線を形成す
る場合、導電層のエッチングを配線長方向（第１エッチ
ング）と配線幅方向（第２エッチング）の２回に分ける
ことによって、次の効果を得ることができる。（１）第１エッチングのプラズマにより発生した電荷は
半導体基板の保護ダイオードを通して基板に逃がすこと
ができ、また第２エッチングは配線幅のみをエッチング
するだけであるために発生する電荷を著しく減少でき、
ゲート電極へのプロセスダメージが防止できる。（２）プラズマ電荷を逃がすために、内部回路より余分
な配線の引き出しやヒューズを設ける必要もないため
に、配線性の低下や遅延特性の劣化を起こすこともな
い。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の半導体装置の製造
方法の工程を説明するための基板要部の平面図である。

【図２】図１（ｂ）のＡ―Ａ’線の断面図である。

【図３】本発明の第２の実施の形態を説明するための基
板要部の平面図である。

【図４】本発明の第３の実施の形態を説明するための基
板要部の平面図である。

【図５】従来例１の技術による半導体装置の製造方法を
説明するための平面図および断面図である。

【図６】従来例２の技術による半導体装置の製造方法を
説明するための模式図である。

【図７】従来例３の技術による半導体装置の配線形成工
程を説明するための基板要部の断面図である。

【図８】半導体装置の配線形成におけるゲート絶縁膜の
プロセスダメージを説明する基板要部の模式断面図であ
る。

【符号の説明】

１，１６半導体基板２第１配線パターン２ａ第２配線パターン３第２エッチング部Ａ４第２エッチング部Ｂ５コンタクト６ゲート電極７Ｐウェル８Ｎウェル９，２０保護ダイオード１０Ｐ⁺拡散層１１Ｎ⁺拡散層１２ダミー配線パターン１３グリッドライン１４アルミニウム配線１４ａパッド１５内部回路１７アルミニウム膜１７ａ１層目の配線１８，１８’ トランジスタ１９ヒューズ２１，２２第１導電層２３第２導電層２４，２４ａ絶縁膜２５層間絶縁膜２６パッシベーション膜

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 4K057 DA02 DB05 DD01 DN01 5F004 AA06 DB08 DB09 EA28 EB02 5F033 HH08 HH09 HH11 HH12 PP15 QQ12 QQ16 QQ37 RR15 VV01 XX00

Claims

【特許請求の範囲】

【請求項１】半導体基板上にウェル形成、素子分離、
ゲート形成、ソース・ドレイン拡散層形成の工程により
トランジスタと保護ダイオード等を形成した後、前記半
導体基板上に層間絶縁膜を形成し、次いで前記層間絶縁
膜に前記半導体基板に接続するコンタクトを形成した
後、前記層間絶縁膜上に導電層を形成し、該導電層をフ
ォトリソフラフィとプラズマエッチング法による異方性
エッチングによって配線パターンを形成する半導体装置
の製造方法において、前記配線パターン形成工程が前記
導電層を配線長方向にのみエッチングして所定の幅の第
１配線パターンを形成する工程と、次いで前記第１配線
パターンを配線幅方向にのみエッチングして所定の長さ
と幅の第２配線パターンを形成するとともに前記層間絶
縁膜上の前記配線パターン非形成領域の前記導電層を削
除する工程とからなることを特徴とする半導体装置の製
造方法。
【請求項２】前記第２配線パターンを形成する工程に
おいて同時に前記層間絶縁膜上の前記配線パターン非形
成領域にダミー配線パターンを形成することを特徴とす
る請求項１記載の半導体装置の製造方法。
【請求項３】前記第１配線パターンが前記コンタクト
を介して前記半導体基板に接続されることを特徴する請
求項１記載の半導体装置の製造方法。
【請求項４】半導体基板上にウェル形成、素子分離、
ゲート形成、ソース・ドレイン拡散層形成の工程により
トランジスタと保護ダイオード等を形成した後、前記半
導体基板上に層間絶縁膜を形成し、次いで前記第１の層
間絶縁膜に前記半導体基板に接続する第１のコンタクト
を形成した後、前記第１の層間絶縁膜上に第１の導電層
を形成し、該導電層をフォトリソフラフィとプラズマエ
ッチング法による異方性エッチングによって下層配線パ
ターンを形成し、さらに前記半導体基板上に第２の層間
絶縁膜を形成し、次いで前記第２の層間絶縁膜に前記下
層配線パターンに接続する第２のコンタクトを形成した
後、前記第２の層間絶縁膜上に第２の導電層を形成し、
該導電層をフォトリソフラフィとプラズマエッチング法
による異方性エッチングによって上層配線パターンを形
成する半導体装置の製造方法において、前記下層配線パ
ターン形成工程が前記第１の導電層を配線長方向にのみ
エッチングして所定の幅の第１配線パターンを形成する
工程と、次いで前記第１配線パターンを配線幅方向にの
みエッチングして所定の長さと幅の第２配線パターンを
形成するとともに前記第１の層間絶縁膜上の前記下層配
線パターン非形成領域の前記第１の導電層を削除する工
程とからなり、前記上層配線パターン形成工程が前記第
２の導電層を配線長方向にのみエッチングして所定の幅
の第３配線パターンを形成する工程と、次いで前記第３
配線パターンを配線幅方向にのみエッチングして所定の
長さと幅の第４配線パターンを形成するとともに前記第
２の層間絶縁膜上の前記上層配線パターン非形成領域の
前記第２の導電層を削除する工程とからなることを特徴
とする半導体装置の製造方法。
【請求項５】前記第１配線パターンが前記第１のコン
タクトを介して前記半導体基板に接続されることを特徴
する請求項４記載の半導体装置の製造方法。
【請求項６】前記第３配線パターンが前記第２のコン
タクト、前記下層配線および前記第１のコンタクトを介
して前記半導体基板に接続されることを特徴する請求項
４記載の半導体装置の製造方法。
【請求項７】前記第２配線パターン形成工程において
同時に前記第１の層間絶縁膜上の前記下層配線パターン
非形成領域に第１のダミー配線パターンを形成すること
を特徴とする請求項４記載の半導体装置の製造方法。
【請求項８】前記第４配線パターン形成工程において
同時に前記第２の層間絶縁膜上の前記上層配線パターン
非形成領域に第２のダミー配線パターンを形成すること
を特徴とする請求項４記載の半導体装置の製造方法。
【請求項９】請求項４において、前記半導体基板上に
第２の層間絶縁膜を形成し、次いで前記第２の層間絶縁
膜に前記下層配線パターンに接続する第２のコンタクト
を形成した後、前記第２の層間絶縁膜上に第２の導電層
を形成し、前記第２の導電層を配線長方向にのみエッチ
ングして所定の幅の第３配線パターンを形成する工程
と、次いで前記第３配線パターンを配線幅方向にのみエ
ッチングして所定の長さと幅の第４配線パターンを形成
するとともに前記第２の層間絶縁膜上の前記上層配線パ
ターン非形成領域の前記第２の導電層を削除する工程と
からなる前記上層配線パターンを形成する工程をさらに
ｎ回（ｎは１以上の整数）繰り返すことを特徴とする半
導体装置の製造方法。
【請求項１０】前記導電層の材料としてアルミニウム
またはその合金を使用する請求項１記載の半導体装置の
製造方法。
【請求項１１】前記第１の導電層および前記第２の導
電層の材料としてアルミニウム，アルミニウム合金，銅
または銅合金を使用する請求項４または請求項９記載の
半導体装置の製造方法。