JPH10270388A - クラックストッパを形成する方法 - Google Patents
クラックストッパを形成する方法Info
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- JPH10270388A JPH10270388A JP10072194A JP7219498A JPH10270388A JP H10270388 A JPH10270388 A JP H10270388A JP 10072194 A JP10072194 A JP 10072194A JP 7219498 A JP7219498 A JP 7219498A JP H10270388 A JPH10270388 A JP H10270388A
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- 230000015572 biosynthetic process Effects 0.000 title abstract description 8
- 238000000034 method Methods 0.000 claims abstract description 30
- 238000012545 processing Methods 0.000 claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims abstract description 11
- 238000004519 manufacturing process Methods 0.000 claims abstract description 10
- 239000003989 dielectric material Substances 0.000 claims abstract description 5
- 239000002184 metal Substances 0.000 description 24
- 229910052751 metal Inorganic materials 0.000 description 24
- 235000012431 wafers Nutrition 0.000 description 22
- 238000002161 passivation Methods 0.000 description 18
- 238000001465 metallisation Methods 0.000 description 16
- 238000005516 engineering process Methods 0.000 description 11
- 239000000758 substrate Substances 0.000 description 9
- 238000002955 isolation Methods 0.000 description 8
- 238000013461 design Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 229910003460 diamond Inorganic materials 0.000 description 2
- 239000010432 diamond Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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Abstract
(57)【要約】
【課題】 ダイシングにより発生するクラックおよび欠
けがＩＣの有効領域に伝播しないようにするためのクラ
ックストッパを形成する方法を提供する。 【解決手段】 集積回路を有する半導体ウェーハを提供
し、前記集積回路が、誘電体層を有するチャネルをダイ
シングすることにより分離させられるようになってお
り、集積回路を分離するためにウェーハをダイシングす
るときに生じるクラックの形成を抑制するために、チャ
ネル２１８の縁部に誘電体材料における不連続２５０を
形成し、該不連続を形成するために付加的な処理が必要
とされないように、前記不連続を、集積回路を製造する
工程の一部として製造する。
けがＩＣの有効領域に伝播しないようにするためのクラ
ックストッパを形成する方法を提供する。 【解決手段】 集積回路を有する半導体ウェーハを提供
し、前記集積回路が、誘電体層を有するチャネルをダイ
シングすることにより分離させられるようになってお
り、集積回路を分離するためにウェーハをダイシングす
るときに生じるクラックの形成を抑制するために、チャ
ネル２１８の縁部に誘電体材料における不連続２５０を
形成し、該不連続を形成するために付加的な処理が必要
とされないように、前記不連続を、集積回路を製造する
工程の一部として製造する。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路の製造時
に、クラックの伝播を減じるクラックストッパを形成す
る方法に関する。
に、クラックの伝播を減じるクラックストッパを形成す
る方法に関する。
【０００２】
【従来の技術】半導体の製造では、基板に絶縁体、半導
体および導体の層が形成される。これらの層は、特徴お
よびスペースを形成するようにパターニングされ、トラ
ンジスタ、コンデンサおよびレジスタ等のデバイスを形
成する。次いで、これらのデバイスは、所望の電気的機
能を得るように互いに接続され、これにより集積回路
（ＩＣ）を形成する。装置の様々な層の形成およびパタ
ーニングは、酸化、注入、デポジション、シリコンのエ
ピタキシャル成長、写真食刻、エッチングおよびプレー
ナ技術等の慣用の製造技術を用いて達成される。このよ
うな技術は、Ｓ．Ｍ．ジィー（S.M.Sze）著の「ＶＬＳ
Ｉテクノロジ（VLSI technology）」第２版（出版社Mc
Graw-hill、New York所在、１９８８年）に記載されて
いる。
体および導体の層が形成される。これらの層は、特徴お
よびスペースを形成するようにパターニングされ、トラ
ンジスタ、コンデンサおよびレジスタ等のデバイスを形
成する。次いで、これらのデバイスは、所望の電気的機
能を得るように互いに接続され、これにより集積回路
（ＩＣ）を形成する。装置の様々な層の形成およびパタ
ーニングは、酸化、注入、デポジション、シリコンのエ
ピタキシャル成長、写真食刻、エッチングおよびプレー
ナ技術等の慣用の製造技術を用いて達成される。このよ
うな技術は、Ｓ．Ｍ．ジィー（S.M.Sze）著の「ＶＬＳ
Ｉテクノロジ（VLSI technology）」第２版（出版社Mc
Graw-hill、New York所在、１９８８年）に記載されて
いる。
【０００３】処理能力を高めるために、ウェーハには複
数のＩＣが並行して製造される。次いで、ＩＣは個々の
チップに分離される。ウェーハを個々のチップに分離す
る過程は、通常「ダイシング」と呼ばれる。一般的に、
「グラインド・カット（grind cut）」および「スクラ
イブ・アンド・ブレーク（scribe and break）」等の様
々なダイシング技術が採用されている。このような慣用
のダイシング技術は、シミゾに発行された米国特許第３
９４２５０８号明細書に記載されている。
数のＩＣが並行して製造される。次いで、ＩＣは個々の
チップに分離される。ウェーハを個々のチップに分離す
る過程は、通常「ダイシング」と呼ばれる。一般的に、
「グラインド・カット（grind cut）」および「スクラ
イブ・アンド・ブレーク（scribe and break）」等の様
々なダイシング技術が採用されている。このような慣用
のダイシング技術は、シミゾに発行された米国特許第３
９４２５０８号明細書に記載されている。
【０００４】図１には、ウェーハ１００の一部が示され
ている。図示したように、ウェーハは、チャネル１２０
によって分離されたＩＣ１１４および１１５からを有し
ている。チャネル１２０は、ＩＣを分離するためにダイ
シング工具が切断もしくはスクライビングする領域であ
る。チャネルの幅は、たとえば約１００ミクロン（μ
ｍ）である。通常、チャネルは酸化物等の誘電体層１２
１で被覆されている。ウェーハの表面は硬い不活性化層
と柔らかい不活性化層とで被覆されている。硬い不活性
化層は、たとえば酸化シリコンまたは窒化シリコンから
成っており、柔らかい不活性化層は、ポリイミドから成
っている。不活性化層は、ＩＣの表面を保護するために
働く。ウェーハをダイシングする前に、通常はチャネル
の不活性化層は除去され、メタライゼーションの誘電体
層の部分が残る。
ている。図示したように、ウェーハは、チャネル１２０
によって分離されたＩＣ１１４および１１５からを有し
ている。チャネル１２０は、ＩＣを分離するためにダイ
シング工具が切断もしくはスクライビングする領域であ
る。チャネルの幅は、たとえば約１００ミクロン（μ
ｍ）である。通常、チャネルは酸化物等の誘電体層１２
１で被覆されている。ウェーハの表面は硬い不活性化層
と柔らかい不活性化層とで被覆されている。硬い不活性
化層は、たとえば酸化シリコンまたは窒化シリコンから
成っており、柔らかい不活性化層は、ポリイミドから成
っている。不活性化層は、ＩＣの表面を保護するために
働く。ウェーハをダイシングする前に、通常はチャネル
の不活性化層は除去され、メタライゼーションの誘電体
層の部分が残る。
【０００５】ダイシング工具がウェーハを切断もしくは
スクライビングすると、クラックおよび欠けが生じる。
典型的な誘電体層の特性により、ダイシング工具がウェ
ーハを切断する領域からクラックが伝播する。深さが数
ミクロンより大きく長さが１０分の数ミリメートルより
大きなクラックが観察された。いくつかの例では、この
ようなクラックは、切断縁部から有効チップ領域にまで
延びる可能性があり、完成したＩＣにおける著しい信頼
性の低下を引き起こす。このことは、ウェーハごとのＩ
Ｃの歩留りを低下させる。
スクライビングすると、クラックおよび欠けが生じる。
典型的な誘電体層の特性により、ダイシング工具がウェ
ーハを切断する領域からクラックが伝播する。深さが数
ミクロンより大きく長さが１０分の数ミリメートルより
大きなクラックが観察された。いくつかの例では、この
ようなクラックは、切断縁部から有効チップ領域にまで
延びる可能性があり、完成したＩＣにおける著しい信頼
性の低下を引き起こす。このことは、ウェーハごとのＩ
Ｃの歩留りを低下させる。
【０００６】以上の説明により、ダイシングにより発生
するクラックおよび欠けの伝播を低減する必要があるこ
とは明らかである。
するクラックおよび欠けの伝播を低減する必要があるこ
とは明らかである。
【０００７】
【発明が解決しようとする課題】したがって、本発明の
課題は、ダイシングにより発生するクラックおよび欠け
がＩＣの有効領域に伝播しないようにするためのクラッ
クストッパを形成する方法を提供することである。
課題は、ダイシングにより発生するクラックおよび欠け
がＩＣの有効領域に伝播しないようにするためのクラッ
クストッパを形成する方法を提供することである。
【０００８】
【課題を解決するための手段】この課題を解決するため
に本発明の方法では、冒頭で述べた方法において、集積
回路を有する半導体ウェーハを提供し、前記集積回路
が、誘電体層を有するチャネルをダイシングすることに
より分離させられるようになっており、集積回路を分離
するためにウェーハをダイシングするときに生じるクラ
ックの伝播を抑制するために、チャネルの縁部において
誘電体材料に不連続を形成し、該不連続を形成するため
に付加的な処理が必要とされないように、前記不連続
を、集積回路を製造する工程の一部として製造するよう
にした。
に本発明の方法では、冒頭で述べた方法において、集積
回路を有する半導体ウェーハを提供し、前記集積回路
が、誘電体層を有するチャネルをダイシングすることに
より分離させられるようになっており、集積回路を分離
するためにウェーハをダイシングするときに生じるクラ
ックの伝播を抑制するために、チャネルの縁部において
誘電体材料に不連続を形成し、該不連続を形成するため
に付加的な処理が必要とされないように、前記不連続
を、集積回路を製造する工程の一部として製造するよう
にした。
【０００９】
【発明の効果】本発明は、半導体ウェーハを複数のチッ
プにダイシングすることにより発生するクラックの重大
性を低減するためのクラックストッパに関する。本発明
によれば、チャネル領域における誘電体層の厚さの不連
続が、ＩＣの有効領域の縁部の近くに形成されており、
これにより、ダイシング領域と有効チップ領域とを分離
させている。不連続は、ＩＣの有効領域にクラックが伝
播するのを抑制することによりクラックストッパとして
働く。不連続が形成されることにより、誘電体層が厚く
および／または薄くなる。不連続は、ＦＥＯＬおよび／
またはＢＥＯＬ処理に使用される写真食刻マスクの設計
を変更する等の、設計の変更により、既存の前記処理の
一部として形成される。また、クラックストッパの形成
には付加的な処理ステップは必要ではない。したがっ
て、ＩＣを製造するために必要な元々の処理時間は増大
せず、これに対して、ウェーハごとのチップの歩留りが
改善される。
プにダイシングすることにより発生するクラックの重大
性を低減するためのクラックストッパに関する。本発明
によれば、チャネル領域における誘電体層の厚さの不連
続が、ＩＣの有効領域の縁部の近くに形成されており、
これにより、ダイシング領域と有効チップ領域とを分離
させている。不連続は、ＩＣの有効領域にクラックが伝
播するのを抑制することによりクラックストッパとして
働く。不連続が形成されることにより、誘電体層が厚く
および／または薄くなる。不連続は、ＦＥＯＬおよび／
またはＢＥＯＬ処理に使用される写真食刻マスクの設計
を変更する等の、設計の変更により、既存の前記処理の
一部として形成される。また、クラックストッパの形成
には付加的な処理ステップは必要ではない。したがっ
て、ＩＣを製造するために必要な元々の処理時間は増大
せず、これに対して、ウェーハごとのチップの歩留りが
改善される。
【００１０】
【発明の実施の形態】以下に本発明の実施の形態を図面
につき詳しく説明する。
につき詳しく説明する。
【００１１】本発明は、半導体ウェーハを複数の個々の
チップにダイシングすることにより生じるクラックの重
大性を低減する。前述のように、クラックは、ＩＣの有
効領域に突入し、ひいてはＩＣを動作不能にするおそれ
がある。本発明によれば、ＩＣの縁部の近くで、誘電層
の厚さの不連続が形成される。この不連続は、クラック
ストッパとして働き、クラックの伝播を妨害および抑制
する。したがって、不連続は、クラックがＩＣの有効領
域に突入することを低減または回避する。
チップにダイシングすることにより生じるクラックの重
大性を低減する。前述のように、クラックは、ＩＣの有
効領域に突入し、ひいてはＩＣを動作不能にするおそれ
がある。本発明によれば、ＩＣの縁部の近くで、誘電層
の厚さの不連続が形成される。この不連続は、クラック
ストッパとして働き、クラックの伝播を妨害および抑制
する。したがって、不連続は、クラックがＩＣの有効領
域に突入することを低減または回避する。
【００１２】図２には、本発明によるウェーハ２００の
典型的な部分が示されている。図示したように、この部
分は、チャネル２１８によって分離させられたＩＣ２１
４，２１６（詳しく図示せず）を有している。１つの実
施例では、ＩＣはダイナミックランダムアクセスメモリ
（ＤＲＡＭ）または同期ＤＲＡＭ（ＳＤＲＡＭ）等のメ
モリデバイスである。チャネル２１８は、ＩＣを分離さ
せるためにダイシング工具が切断する領域である。通常
は誘電体層２３２がチャネルにおいてウェーハの表面を
被覆している。誘電体層は、たとえば、酸化シリコン
（ＳｉＯ２）、窒化シリコン（ Ｓｉ３Ｎ４）、または
ＬＰ−ＣＶＤ窒化シリコン（ＳｉＮｘ）である。誘電体
層は、たとえば、「ＶＬＳＩテクノロジ（VLSI technol
ogy）」に記載された化学蒸着（ＣＶＤ）またはスピン
オン技術（spin-on technology）によって形成される。
ＩＣの表面を保護するために、ウェーハの表面には硬い
不活性化層２５０と柔らかい不活性化層２５１とが形成
されている。ウェーハのダイシングを容易にするため
に、チャネル領域の硬い不活性化層と柔らかい不活性化
層とは、写真食刻およびエッチング技術によって除去さ
れる。
典型的な部分が示されている。図示したように、この部
分は、チャネル２１８によって分離させられたＩＣ２１
４，２１６（詳しく図示せず）を有している。１つの実
施例では、ＩＣはダイナミックランダムアクセスメモリ
（ＤＲＡＭ）または同期ＤＲＡＭ（ＳＤＲＡＭ）等のメ
モリデバイスである。チャネル２１８は、ＩＣを分離さ
せるためにダイシング工具が切断する領域である。通常
は誘電体層２３２がチャネルにおいてウェーハの表面を
被覆している。誘電体層は、たとえば、酸化シリコン
（ＳｉＯ２）、窒化シリコン（ Ｓｉ３Ｎ４）、または
ＬＰ−ＣＶＤ窒化シリコン（ＳｉＮｘ）である。誘電体
層は、たとえば、「ＶＬＳＩテクノロジ（VLSI technol
ogy）」に記載された化学蒸着（ＣＶＤ）またはスピン
オン技術（spin-on technology）によって形成される。
ＩＣの表面を保護するために、ウェーハの表面には硬い
不活性化層２５０と柔らかい不活性化層２５１とが形成
されている。ウェーハのダイシングを容易にするため
に、チャネル領域の硬い不活性化層と柔らかい不活性化
層とは、写真食刻およびエッチング技術によって除去さ
れる。
【００１３】誘電体層の厚さの不連続２５０は、ＩＣの
縁部の近くにおいてダイシングチャネルの縁部に形成さ
れている。不連続は、誘電体層の厚さを増大および／ま
たは減少させる。事実、誘電体層における厚さのあらゆ
る不連続が、クラックがさらに伝播するのを低減または
防止することが観察された。図示したように、ＩＣの縁
部の近くにおいて、チャネルの両側に２列の不連続が形
成されている。図示したように、ウェーハの表面領域を
保護するために、２列の不連続は互いにほぼ平行であ
る。
縁部の近くにおいてダイシングチャネルの縁部に形成さ
れている。不連続は、誘電体層の厚さを増大および／ま
たは減少させる。事実、誘電体層における厚さのあらゆ
る不連続が、クラックがさらに伝播するのを低減または
防止することが観察された。図示したように、ＩＣの縁
部の近くにおいて、チャネルの両側に２列の不連続が形
成されている。図示したように、ウェーハの表面領域を
保護するために、２列の不連続は互いにほぼ平行であ
る。
【００１４】クラックストッパ効率をより高めるまたは
増大するために、不連続は、慣用のクラックストッパ技
術と一緒に用いられると有利である。慣用のクラックス
トッパ技術では、たとえば、誘電体層を完全に除去す
る。このような技術は、アベその他に発行された米国特
許第４６１００７９号明細書に記載されている。不連続
は、クラックがＩＣの有効領域に伝播するのを抑制する
ためのより有効な技術として、主要なクラックストッパ
技術として（すなわち慣用のクラックストッパ技術の代
わりに）用いられても有効である。
増大するために、不連続は、慣用のクラックストッパ技
術と一緒に用いられると有利である。慣用のクラックス
トッパ技術では、たとえば、誘電体層を完全に除去す
る。このような技術は、アベその他に発行された米国特
許第４６１００７９号明細書に記載されている。不連続
は、クラックがＩＣの有効領域に伝播するのを抑制する
ためのより有効な技術として、主要なクラックストッパ
技術として（すなわち慣用のクラックストッパ技術の代
わりに）用いられても有効である。
【００１５】１つの実施例では、不連続は、基板を誘電
体層で被覆する前に基板に表面段部を形成することによ
り形成される。表面段部は、慣用の写真食刻およびエッ
チング技術を用いて形成される。慣用のエッチング技術
は、たとえば、化学的ウェットエッチングおよび反応性
イオンエッチング（ＲＩＥ）を含んでいる。このような
技術は、ランヤン（Runyan）他著の「セミコンダクタ・
インテグレイテッド・サーキット・プロセシング・テク
ノロジ（Semiconductor Integrated Circuit Processin
g Technology）」（出版社Addison-Wesley、１９９０
年）に記載されている。
体層で被覆する前に基板に表面段部を形成することによ
り形成される。表面段部は、慣用の写真食刻およびエッ
チング技術を用いて形成される。慣用のエッチング技術
は、たとえば、化学的ウェットエッチングおよび反応性
イオンエッチング（ＲＩＥ）を含んでいる。このような
技術は、ランヤン（Runyan）他著の「セミコンダクタ・
インテグレイテッド・サーキット・プロセシング・テク
ノロジ（Semiconductor Integrated Circuit Processin
g Technology）」（出版社Addison-Wesley、１９９０
年）に記載されている。
【００１６】誘電体層の厚さに不連続を形成する表面段
部は、たとえば、ＩＣおよびメモリデバイスを製造する
ための既存のラインのフロントエンド（ＦＥＯＬ：fron
t end of line）処理時に形成される。図示したよう
に、表面段部は、ＩＣ内のデバイスの有効領域を分離さ
せる隔離領域を形成するための処理の一部として形成さ
れる。表面段部は、たとえば、隔離マスクに付加的なパ
ターンを有することによって規定される。この付加的な
パターンは、チャネル領域に設けられる表面段部に対応
している。付加的なパターンは、以下に説明するよう
に、様々な形状であってよく、また種々異なる輪郭を有
していてよい。さらに、特定の隔離技術またはＦＥＯＬ
処理が重要なのではなく、単に誘電体層の厚さの不連続
が生じるということが重要である。たとえば、浅いトレ
ンチによる隔離（ＳＴＩ：shallow trench isolation
）または局部隔離（ＬＯＣＯＳ：local isolation）が
有効である。有効な他のＦＥＯＬ処理では、たとえば、
ＤＲＡＭまたはＳＤＲＡＭ等のメモリデバイスにおいて
使用されるトレンチコンデンサを形成するために深いト
レンチ（ＤＴ：deep trench）を形成したり、または表
面段部を形成する他の処理を行ったりする。チャネル領
域に表面段部を規定するために、ＤＴパターンがチャネ
ル領域に含まれている。ＤＴの形成は、誘電体層の厚さ
に変化をもたらす。
部は、たとえば、ＩＣおよびメモリデバイスを製造する
ための既存のラインのフロントエンド（ＦＥＯＬ：fron
t end of line）処理時に形成される。図示したよう
に、表面段部は、ＩＣ内のデバイスの有効領域を分離さ
せる隔離領域を形成するための処理の一部として形成さ
れる。表面段部は、たとえば、隔離マスクに付加的なパ
ターンを有することによって規定される。この付加的な
パターンは、チャネル領域に設けられる表面段部に対応
している。付加的なパターンは、以下に説明するよう
に、様々な形状であってよく、また種々異なる輪郭を有
していてよい。さらに、特定の隔離技術またはＦＥＯＬ
処理が重要なのではなく、単に誘電体層の厚さの不連続
が生じるということが重要である。たとえば、浅いトレ
ンチによる隔離（ＳＴＩ：shallow trench isolation
）または局部隔離（ＬＯＣＯＳ：local isolation）が
有効である。有効な他のＦＥＯＬ処理では、たとえば、
ＤＲＡＭまたはＳＤＲＡＭ等のメモリデバイスにおいて
使用されるトレンチコンデンサを形成するために深いト
レンチ（ＤＴ：deep trench）を形成したり、または表
面段部を形成する他の処理を行ったりする。チャネル領
域に表面段部を規定するために、ＤＴパターンがチャネ
ル領域に含まれている。ＤＴの形成は、誘電体層の厚さ
に変化をもたらす。
【００１７】表面段部がＳＴＩと一緒に規定されると、
基板がエッチングされる。その結果、基板の所定の領域
に凹所が形成される。この所定の領域は、表面段部とＳ
ＴＩとが規定された領域を含んでいる。次いで、ＳＴＩ
と表面段部とは、誘電体材料により充填される。次の処
理では、チャネル領域を被覆する誘電体層が形成され
る。
基板がエッチングされる。その結果、基板の所定の領域
に凹所が形成される。この所定の領域は、表面段部とＳ
ＴＩとが規定された領域を含んでいる。次いで、ＳＴＩ
と表面段部とは、誘電体材料により充填される。次の処
理では、チャネル領域を被覆する誘電体層が形成され
る。
【００１８】図３には、表面段部が形成されたチャネル
領域の一部の横断面が示されている。図示したように、
基板３０１に形成された表面段部３０５は、誘電体層３
１０の厚さの不連続を形成している。特に、表面段部を
備えた領域３２５における誘電体層の厚さは、表面段部
を備えない領域３３０における厚さよりも大きい。ＩＣ
の縁部の近くにおいてチャネルに一連のこれらの構造を
配置することにより、効果的なクラックストッパが形成
される。誘電体層の厚さの不連続は、ＩＣの有効領域に
までクラックが伝わるもしくは伝播するのを効果的に低
減または回避する。なぜならば、切断領域から拡散した
クラックは、不連続に突き当たり、この不連続が、個々
の集積回路構造へのクラックの伝播を効果的に妨げるか
らである。その結果、クラックによって生ぜしめられる
ＩＣへの損傷が低減される。
領域の一部の横断面が示されている。図示したように、
基板３０１に形成された表面段部３０５は、誘電体層３
１０の厚さの不連続を形成している。特に、表面段部を
備えた領域３２５における誘電体層の厚さは、表面段部
を備えない領域３３０における厚さよりも大きい。ＩＣ
の縁部の近くにおいてチャネルに一連のこれらの構造を
配置することにより、効果的なクラックストッパが形成
される。誘電体層の厚さの不連続は、ＩＣの有効領域に
までクラックが伝わるもしくは伝播するのを効果的に低
減または回避する。なぜならば、切断領域から拡散した
クラックは、不連続に突き当たり、この不連続が、個々
の集積回路構造へのクラックの伝播を効果的に妨げるか
らである。その結果、クラックによって生ぜしめられる
ＩＣへの損傷が低減される。
【００１９】表面段部の形状および輪郭は、クラックス
トッパの有効度にとって最も重要であるわけではない。
重要なことは、誘電体層の厚さの不連続が、表面段部に
よって生ぜしめられるということである。図４には、表
面段部の典型的な形状および輪郭が示されている。図示
したように、ダイヤモンド形４０５，方形もしくは矩形
４０６，楕円形または円形４０７の表面段部が使用可能
である。その他のジオメトリ形状も使用可能である。１
つの実施例では、表面段部４０５，４０６，４０７で示
したように、一連の表面段部が、ＩＣの縁部に沿って線
形の輪郭で形成されている。一連の表面段部全てが同じ
形状を有している必要はない。クラックストッパとして
働くためには、様々な形状の表面段部を組み合わせるこ
とも効果的である。択一的に、ＩＣの縁部に沿って連続
的な表面段部４１０が形成されてもよい。連続的な表面
段部もまた様々なジオメトリ形状を有していてよい。そ
の他の効果的なクラックストッパ輪郭は、ジグザグ４１
５状である。前記構造は、たとえば隔離またはＤＴマス
クに所望のパターンを加えることによってチャネル領域
に規定される。したがって、クラックストッパを形成す
るためには、付加的な処理ステップなしに、適当なマス
クに所望のパターンを加えるだけでよい。
トッパの有効度にとって最も重要であるわけではない。
重要なことは、誘電体層の厚さの不連続が、表面段部に
よって生ぜしめられるということである。図４には、表
面段部の典型的な形状および輪郭が示されている。図示
したように、ダイヤモンド形４０５，方形もしくは矩形
４０６，楕円形または円形４０７の表面段部が使用可能
である。その他のジオメトリ形状も使用可能である。１
つの実施例では、表面段部４０５，４０６，４０７で示
したように、一連の表面段部が、ＩＣの縁部に沿って線
形の輪郭で形成されている。一連の表面段部全てが同じ
形状を有している必要はない。クラックストッパとして
働くためには、様々な形状の表面段部を組み合わせるこ
とも効果的である。択一的に、ＩＣの縁部に沿って連続
的な表面段部４１０が形成されてもよい。連続的な表面
段部もまた様々なジオメトリ形状を有していてよい。そ
の他の効果的なクラックストッパ輪郭は、ジグザグ４１
５状である。前記構造は、たとえば隔離またはＤＴマス
クに所望のパターンを加えることによってチャネル領域
に規定される。したがって、クラックストッパを形成す
るためには、付加的な処理ステップなしに、適当なマス
クに所望のパターンを加えるだけでよい。
【００２０】別の実施例では、不連続が、誘電体層の厚
さを減じるための構造を形成することによって形成され
ている。このような構造は、たとえば、ラインのバック
エンド（ＢＥＯＬ：back end of line）処理時に形成さ
れる。ＢＥＯＬ処理では、相互接続のための様々な金属
層をＩＣに形成する。ＢＥＯＬ処理を利用した本発明を
理解し易くするために、ＢＥＯＬ処理について説明す
る。
さを減じるための構造を形成することによって形成され
ている。このような構造は、たとえば、ラインのバック
エンド（ＢＥＯＬ：back end of line）処理時に形成さ
れる。ＢＥＯＬ処理では、相互接続のための様々な金属
層をＩＣに形成する。ＢＥＯＬ処理を利用した本発明を
理解し易くするために、ＢＥＯＬ処理について説明す
る。
【００２１】図５には、慣用のＤＲＡＭにおいて用いら
れるような様々な金属層が示されている。もちろん、図
面は、ＤＲＡＭチップにおける相互接続の正確な描写で
はない。図面は、一般的に用いられる様々な金属層を示
しているだけである。これらの層は、メタライゼーショ
ンまたは相互接続計画を変えることにより変化してよ
い。
れるような様々な金属層が示されている。もちろん、図
面は、ＤＲＡＭチップにおける相互接続の正確な描写で
はない。図面は、一般的に用いられる様々な金属層を示
しているだけである。これらの層は、メタライゼーショ
ンまたは相互接続計画を変えることにより変化してよ
い。
【００２２】説明したように、金属層は、ＤＲＡＭまた
はＩＣ内の様々なデバイスの相互接続を提供するために
使用されている。様々な金属層を互いに絶縁させるため
に、たとえば酸化物から成る誘電体層が各金属層間に形
成されている。金属層のレベル同士の接続が必要な箇所
には接点５５０，５５１，５５２が形成されている。接
点の形成は、アインスプルッフ（Einspruch）他著の
「ＶＬＳＩ エレクトロニック・マイクロストラクチャ
・サイエンス（VLSI electronic MicrostructureScienc
e）」の第１５巻、「ＶＬＳＩ メタライゼーション（V
LSI Metallization）」（出版社Academic Press、１９
８７年、ＩＳＢＮ ０−１２−２３４１１５−５）に記
載されているような慣用の技術を用いることによって達
成される。
はＩＣ内の様々なデバイスの相互接続を提供するために
使用されている。様々な金属層を互いに絶縁させるため
に、たとえば酸化物から成る誘電体層が各金属層間に形
成されている。金属層のレベル同士の接続が必要な箇所
には接点５５０，５５１，５５２が形成されている。接
点の形成は、アインスプルッフ（Einspruch）他著の
「ＶＬＳＩ エレクトロニック・マイクロストラクチャ
・サイエンス（VLSI electronic MicrostructureScienc
e）」の第１５巻、「ＶＬＳＩ メタライゼーション（V
LSI Metallization）」（出版社Academic Press、１９
８７年、ＩＳＢＮ ０−１２−２３４１１５−５）に記
載されているような慣用の技術を用いることによって達
成される。
【００２３】図示したように、基板の表面にトランジス
タ５１０が形成されている。トランジスタは、たとえ
ば、ＤＲＡＭセルのコンデンサに接続されたパストラン
ジスタ（pass transistor）である。トランジスタは、
ゲート５１５、ソース・ドレイン領域５１２から成って
いる。ゲート接点（ＧＣ）と呼ばれるゲートは、通常、
ＤＲＡＭアレイのワードラインを意味する。ＧＣの上に
は、Ｍ０層と呼ばれる金属層５２０が設けられている。
Ｍ０とＣＧとは、誘電体材料によって互いに絶縁されて
いる。接点５５０は、トランジスタのゲートとソースと
を接続しており、ＤＲＡＭアレイのビットライン接続を
提供している。Ｍ０とＧＣとを相互接続した接点レベル
は、ＣＳレベルと呼ばれる。通常、慣用のＩＣ設計は、
多層金属層を含んでいる。たとえば、Ｍ１層と呼ばれる
金属層５３０は、Ｍ０層の上に設けられている。Ｍ１と
Ｍ０との相互接続レベルは、Ｃ１レベルと呼ばれる。Ｍ
１層の上にはＭ２金属層５４０が設けられている。金属
層は、たとえば、アルミニウム（Ａｌ）合金、タングス
テン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）、珪化チタン
および窒化チタン等の金属派生物、または金属層を形成
するために使用されるその他の慣用の材料から成ってい
ることができる。硬い不活性化層５７０と柔らかい不活
性化層５７１とは、それぞれ、ＤＲＡＭチップを保護す
るためにＭ２の上に形成されている。
タ５１０が形成されている。トランジスタは、たとえ
ば、ＤＲＡＭセルのコンデンサに接続されたパストラン
ジスタ（pass transistor）である。トランジスタは、
ゲート５１５、ソース・ドレイン領域５１２から成って
いる。ゲート接点（ＧＣ）と呼ばれるゲートは、通常、
ＤＲＡＭアレイのワードラインを意味する。ＧＣの上に
は、Ｍ０層と呼ばれる金属層５２０が設けられている。
Ｍ０とＣＧとは、誘電体材料によって互いに絶縁されて
いる。接点５５０は、トランジスタのゲートとソースと
を接続しており、ＤＲＡＭアレイのビットライン接続を
提供している。Ｍ０とＧＣとを相互接続した接点レベル
は、ＣＳレベルと呼ばれる。通常、慣用のＩＣ設計は、
多層金属層を含んでいる。たとえば、Ｍ１層と呼ばれる
金属層５３０は、Ｍ０層の上に設けられている。Ｍ１と
Ｍ０との相互接続レベルは、Ｃ１レベルと呼ばれる。Ｍ
１層の上にはＭ２金属層５４０が設けられている。金属
層は、たとえば、アルミニウム（Ａｌ）合金、タングス
テン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）、珪化チタン
および窒化チタン等の金属派生物、または金属層を形成
するために使用されるその他の慣用の材料から成ってい
ることができる。硬い不活性化層５７０と柔らかい不活
性化層５７１とは、それぞれ、ＤＲＡＭチップを保護す
るためにＭ２の上に形成されている。
【００２４】図５に示した破線の右側は、チャネル領域
を示している。図示したように、チャネル領域は、メタ
ライゼーションの誘電体層を含んでいる。誘電体層の上
には、不活性化層が設けられている。いくつかの適用例
では、メタライゼーションフィルムを備えたカーフ試験
構造（kerf test structure）が、チャネル領域に形成
されている。
を示している。図示したように、チャネル領域は、メタ
ライゼーションの誘電体層を含んでいる。誘電体層の上
には、不活性化層が設けられている。いくつかの適用例
では、メタライゼーションフィルムを備えたカーフ試験
構造（kerf test structure）が、チャネル領域に形成
されている。
【００２５】図６には、誘電体層を薄くすることによっ
て不連続を形成するための、本発明の典型的な実施例が
示されている。誘電体層の厚さの減少は、メタライゼー
ション積層部６７０を形成するように金属層６７４およ
び６７８を組み込むことによって達成される。金属層６
７４および６７８は、それぞれＭ０およびＭ１のＢＥＯ
Ｌ処理に対応する。これらの金属層は、それぞれＣ１お
よびＣＳに対応する接点６７６および６７２によって相
互接続されている。択一的に、金属層は相互接続されな
くてもよく、この場合、誘電体層がＭ０層とＭ１層とを
分離させる。
て不連続を形成するための、本発明の典型的な実施例が
示されている。誘電体層の厚さの減少は、メタライゼー
ション積層部６７０を形成するように金属層６７４およ
び６７８を組み込むことによって達成される。金属層６
７４および６７８は、それぞれＭ０およびＭ１のＢＥＯ
Ｌ処理に対応する。これらの金属層は、それぞれＣ１お
よびＣＳに対応する接点６７６および６７２によって相
互接続されている。択一的に、金属層は相互接続されな
くてもよく、この場合、誘電体層がＭ０層とＭ１層とを
分離させる。
【００２６】通常、不活性化層は、ダイシングの前にチ
ャネル領域から除去される。しかしながら、金属層を空
気に曝すと、腐食または汚染を生じるおそれがある。金
属の腐食を防止するために、メタライゼーション積層部
は、不活性化層が除去された後でさえも誘電体層によっ
て被覆されたままであるように形成されている。図６の
実施例は、Ｍ０層とＭ１層とを含んだメタライゼーショ
ン積層部を有している。
ャネル領域から除去される。しかしながら、金属層を空
気に曝すと、腐食または汚染を生じるおそれがある。金
属の腐食を防止するために、メタライゼーション積層部
は、不活性化層が除去された後でさえも誘電体層によっ
て被覆されたままであるように形成されている。図６の
実施例は、Ｍ０層とＭ１層とを含んだメタライゼーショ
ン積層部を有している。
【００２７】本発明によれば、誘電体層に不連続を形成
するために、連続的なまたは一連のメタライゼーション
積層部が、ＩＣの縁部の近くでチャネルに形成されてい
る。不連続を形成するための段部を形成する実施例のよ
うに、メタライゼーション積層部は、縁部ストッパとし
て働くために様々な形状および輪郭であることができ
る。択一的に、メタライゼーション積層部を表面段部と
組み合わせることも、クラックストッパとして働く場合
に有効である。
するために、連続的なまたは一連のメタライゼーション
積層部が、ＩＣの縁部の近くでチャネルに形成されてい
る。不連続を形成するための段部を形成する実施例のよ
うに、メタライゼーション積層部は、縁部ストッパとし
て働くために様々な形状および輪郭であることができ
る。択一的に、メタライゼーション積層部を表面段部と
組み合わせることも、クラックストッパとして働く場合
に有効である。
【００２８】メタライゼーション積層部は、既存のＢＥ
ＯＬ処理を利用して形成される。メタライゼーション積
層部を形成するには、Ｍ０，Ｍ１，ＣＳおよびＣ１の層
を規定するために使用されるマスクの設計を変更するだ
けでよい。たとえば、金属層６７８および６７４は、適
当な位置でＭ０およびＭ１の層に所望のパターンを加え
ることによって形成される。相互接続は、たとえば、Ｃ
ＳおよびＣ１レベルにおいて接点を形成するための慣用
の技術を用いて形成される。このように、メタライゼー
ション積層部の形成自体は、付加的な処理ステップを必
要としない。
ＯＬ処理を利用して形成される。メタライゼーション積
層部を形成するには、Ｍ０，Ｍ１，ＣＳおよびＣ１の層
を規定するために使用されるマスクの設計を変更するだ
けでよい。たとえば、金属層６７８および６７４は、適
当な位置でＭ０およびＭ１の層に所望のパターンを加え
ることによって形成される。相互接続は、たとえば、Ｃ
ＳおよびＣ１レベルにおいて接点を形成するための慣用
の技術を用いて形成される。このように、メタライゼー
ション積層部の形成自体は、付加的な処理ステップを必
要としない。
【００２９】前記のように、本発明は、効果的なクラッ
クストッパを提供するために誘電体層に不連続を形成す
ると有利である。クラックストッパは、クラックがＩＣ
の有効領域に突入する前に、ダイシング処理により発生
するクラックおよび欠けの伝播をうまく低減する。その
結果、ＩＣは、クラックストッパが設けられていない場
合にクラックがＩＣの有効領域にまで伝播することによ
って受けるおそれのある損傷が防止される。不連続は、
誘電体層を厚くすることによって形成されていようと薄
くすることによって形成されていようと、ＩＣを製造す
る工程の一部として形成される。したがって、設計を変
更するだけでよく、付加的な処理ステップや処理の変更
は必要ではない。さらに、不連続は、ダイシングチャネ
ルの幅を減じることができ、これにより、ウェーハごと
の、形成したいＩＣの有効領域が増大する。
クストッパを提供するために誘電体層に不連続を形成す
ると有利である。クラックストッパは、クラックがＩＣ
の有効領域に突入する前に、ダイシング処理により発生
するクラックおよび欠けの伝播をうまく低減する。その
結果、ＩＣは、クラックストッパが設けられていない場
合にクラックがＩＣの有効領域にまで伝播することによ
って受けるおそれのある損傷が防止される。不連続は、
誘電体層を厚くすることによって形成されていようと薄
くすることによって形成されていようと、ＩＣを製造す
る工程の一部として形成される。したがって、設計を変
更するだけでよく、付加的な処理ステップや処理の変更
は必要ではない。さらに、不連続は、ダイシングチャネ
ルの幅を減じることができ、これにより、ウェーハごと
の、形成したいＩＣの有効領域が増大する。
【００３０】本発明は、詳しく示されており、様々な実
施例を参照して説明されているが、本発明の範囲を逸脱
することなしに本発明に変更を加えることは当業者によ
って認められるだろう。一例として、チャネル領域にお
ける誘電体層の厚さの不連続は、様々な形状または輪郭
を有することができる。したがって、本発明の範囲は、
上記説明を参考に決定されるのではなく、本発明の完全
な範囲を含んだ、添付の請求項を参考に決定されるのが
望ましい。
施例を参照して説明されているが、本発明の範囲を逸脱
することなしに本発明に変更を加えることは当業者によ
って認められるだろう。一例として、チャネル領域にお
ける誘電体層の厚さの不連続は、様々な形状または輪郭
を有することができる。したがって、本発明の範囲は、
上記説明を参考に決定されるのではなく、本発明の完全
な範囲を含んだ、添付の請求項を参考に決定されるのが
望ましい。
【図１】複数のＩＣを有するウェーハの一部を示す図で
ある。
ある。
【図２】ダイシングチャネルにクラックストッパ構造を
有する半導体基板を示す図である。
有する半導体基板を示す図である。
【図３】誘電体層を厚くすることによって不連続を形成
するための本発明の実施例を示す図である。
するための本発明の実施例を示す図である。
【図４】不連続の形状および輪郭を示す図である。
【図５】慣用のＤＲＡＭのためのラインの後端処理を示
す図である。
す図である。
【図６】誘電体層を薄くすることによって不連続を形成
するための本発明の実施例を示す図である。
するための本発明の実施例を示す図である。
１００ ウェーハ、 １１４，１１５ ＩＣ、 １２０
チャネル、 １２１誘電体層、 １２４，１２５ 不
活性化層、 ２００ ウェーハ、 ２１４，２１５ Ｉ
Ｃ、 ２１８ チャネル、 ２３２ 誘電体層、 ２５
０，２５１不活性化層、 ２５０ 不連続、 ３０１
基板、 ３０５ 表面段部、 ３１０ 誘電体層、 ３
２５ 領域、 ３３０ 領域、 ４０５ ダイヤモンド
形、４０６ 方形または円形、 ４１０ 連続的な表面
段部、 ４１５ ジグザグ、 ５５０，５５１，５５２
接点、 ５１０ トランジスタ、 ５１２ ソース・
ドレイン領域、 ５１５ ゲート、 ５２０ 金属層、
５５０ 接点、５３０，５４０ 金属層、 ５７０，
５７１ 不活性化層、 ６７０ メタライゼーション積
層部、 ６７４，６７８ 金属層、 ６７２，６７６
接点
チャネル、 １２１誘電体層、 １２４，１２５ 不
活性化層、 ２００ ウェーハ、 ２１４，２１５ Ｉ
Ｃ、 ２１８ チャネル、 ２３２ 誘電体層、 ２５
０，２５１不活性化層、 ２５０ 不連続、 ３０１
基板、 ３０５ 表面段部、 ３１０ 誘電体層、 ３
２５ 領域、 ３３０ 領域、 ４０５ ダイヤモンド
形、４０６ 方形または円形、 ４１０ 連続的な表面
段部、 ４１５ ジグザグ、 ５５０，５５１，５５２
接点、 ５１０ トランジスタ、 ５１２ ソース・
ドレイン領域、 ５１５ ゲート、 ５２０ 金属層、
５５０ 接点、５３０，５４０ 金属層、 ５７０，
５７１ 不活性化層、 ６７０ メタライゼーション積
層部、 ６７４，６７８ 金属層、 ６７２，６７６
接点
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アレクサンダー エル ミトヴァルスキー アメリカ合衆国 ヴァージニア リッチモ ンド ロックウッド コート 2201 (72)発明者 ツェ−チアン チェン アメリカ合衆国 ニューヨーク ヨークタ ウン ハイツ シーダー ロード 3170
Claims (1)
- 【請求項１】 集積回路の製造時に、クラックの伝播を
減じるクラックストッパを形成する方法において、 集積回路を有する半導体ウェーハを提供し、前記集積回
路が、誘電体層を有するチャネルをダイシングすること
により分離させられるようになっており、 集積回路を分離するためにウェーハをダイシングすると
きに生じるクラックの伝播を抑制するために、チャネル
の縁部において誘電体材料に不連続を形成し、該不連続
を形成するために付加的な処理が必要とされないよう
に、前記不連続を、集積回路を製造する工程の一部とし
て製造することを特徴とする、クラックストッパを形成
する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/823668 | 1997-03-24 | ||
| US08/823,668 US5789302A (en) | 1997-03-24 | 1997-03-24 | Crack stops |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10270388A true JPH10270388A (ja) | 1998-10-09 |
Family
ID=25239372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10072194A Pending JPH10270388A (ja) | 1997-03-24 | 1998-03-20 | クラックストッパを形成する方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (4) | US5789302A (ja) |
| EP (1) | EP0867934A1 (ja) |
| JP (1) | JPH10270388A (ja) |
| KR (1) | KR100482385B1 (ja) |
| CN (1) | CN1127133C (ja) |
| TW (1) | TW423066B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001023937A (ja) * | 1999-05-20 | 2001-01-26 | Texas Instr Inc <Ti> | 半導体デバイス内のスクライブストリートシール及び製造方法 |
| JP2001267325A (ja) * | 2000-02-10 | 2001-09-28 | Internatl Business Mach Corp <Ibm> | 低誘電率集積回路のクラック止めと酸素バリア |
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| US11183469B2 (en) | 2018-08-29 | 2021-11-23 | Kioxia Corporation | Semiconductor device |
| US11610852B2 (en) | 2018-08-29 | 2023-03-21 | Kioxia Corporation | Semiconductor device |
Families Citing this family (60)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH1174229A (ja) * | 1997-08-29 | 1999-03-16 | Toshiba Microelectron Corp | 半導体装置 |
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| KR100482385B1 (ko) | 2005-08-05 |
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| KR19980080583A (ko) | 1998-11-25 |
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| CN1127133C (zh) | 2003-11-05 |
| US6084287A (en) | 2000-07-04 |
| US6271578B1 (en) | 2001-08-07 |
| TW423066B (en) | 2001-02-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
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|
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|
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|
| A02 | Decision of refusal |
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