JPH0541449A - 半導体ウエハ - Google Patents
半導体ウエハInfo
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- JPH0541449A JPH0541449A JP22108391A JP22108391A JPH0541449A JP H0541449 A JPH0541449 A JP H0541449A JP 22108391 A JP22108391 A JP 22108391A JP 22108391 A JP22108391 A JP 22108391A JP H0541449 A JPH0541449 A JP H0541449A
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Abstract
(57)【要約】
【目的】 半導体ウエハのチップ無効領域での層状剥が
れによるダストの発生を防止し、半導体チップの生産歩
留まりを向上させること。 【構成】 中央部表面に複数の半導体チップ領域４が形
成してあり、外周囲表面には、チップ無効領域３２が形
成してあり、上記半導体チップ領域３２には、金属配線
層１３，１７と層間絶縁膜層１１，１４，１５とが交互
に少なくとも一層形成してあり、半導体チップ領域４と
チップ無効領域３２とがスクライブライン８に沿ってダ
イシングされる半導体ウエハ３０において、上記チップ
無効領域３２では、層間絶縁膜層１１，１４，１５が除
去されている半導体ウエハ。
れによるダストの発生を防止し、半導体チップの生産歩
留まりを向上させること。 【構成】 中央部表面に複数の半導体チップ領域４が形
成してあり、外周囲表面には、チップ無効領域３２が形
成してあり、上記半導体チップ領域３２には、金属配線
層１３，１７と層間絶縁膜層１１，１４，１５とが交互
に少なくとも一層形成してあり、半導体チップ領域４と
チップ無効領域３２とがスクライブライン８に沿ってダ
イシングされる半導体ウエハ３０において、上記チップ
無効領域３２では、層間絶縁膜層１１，１４，１５が除
去されている半導体ウエハ。
Description
【０００１】
【産業上の利用分野】本発明は半導体ウエハに係わり、
特にダイシング後のダスト低減を図ることが可能な半導
体ウエハに関する。
特にダイシング後のダスト低減を図ることが可能な半導
体ウエハに関する。
【０００２】
【従来の技術】図２に示すように、半導体ウエハ２の表
面に、複数の半導体チップ領域４を形成する場合に、半
導体ウエハ２の外周囲表面には、半導体チップが形成さ
れないチップ無効領域６が形成される。図３に示すよう
に、半導体チップ領域４とチップ無効領域６とは、スク
ライブライン８に沿って後工程でダイシングされ、分離
されるようになっている。半導体チップ領域４に各種集
積回路を形成するために、半導体ウエハ２は、各種半導
体製造プロセスにより処理される。その際に、各半導体
チップ領域４の表面には、多層配線化に伴い、金属配線
層と層間絶縁膜層とが交互に一層以上積層されることが
ある。しかも、多層配線化等に伴い、アルミニウムまた
はアルミニウム合金等から成る金属配線層のストレスマ
イグレーション及びエレクトロマイグレーション対策と
して、その金属配線層の下部にチタンなどの高融点金属
から成る補助導電層を積層させる場合がある。
面に、複数の半導体チップ領域４を形成する場合に、半
導体ウエハ２の外周囲表面には、半導体チップが形成さ
れないチップ無効領域６が形成される。図３に示すよう
に、半導体チップ領域４とチップ無効領域６とは、スク
ライブライン８に沿って後工程でダイシングされ、分離
されるようになっている。半導体チップ領域４に各種集
積回路を形成するために、半導体ウエハ２は、各種半導
体製造プロセスにより処理される。その際に、各半導体
チップ領域４の表面には、多層配線化に伴い、金属配線
層と層間絶縁膜層とが交互に一層以上積層されることが
ある。しかも、多層配線化等に伴い、アルミニウムまた
はアルミニウム合金等から成る金属配線層のストレスマ
イグレーション及びエレクトロマイグレーション対策と
して、その金属配線層の下部にチタンなどの高融点金属
から成る補助導電層を積層させる場合がある。
【０００３】ところが、チタンなどの高融点金属から成
る補助導電層と、リンドープ酸化珪素（ＰＳＧ）等から
成る層間絶縁膜層とは、密着性が悪いという問題点を有
している。図３に示すように、半導体チップ領域４のス
クライブライン８側端部では、アルミニウム製第２金属
配線層１７の下部に積層されるチタン製第２補助導電層
１６とＰＳＧ層１５とが積層されるが、これら層１５，
１６，１７は、オーバーコート層１８で一体に覆われる
ため、チタン製第２補助導電層１６とＰＳＧ層１５との
剥離の問題は生じない。
る補助導電層と、リンドープ酸化珪素（ＰＳＧ）等から
成る層間絶縁膜層とは、密着性が悪いという問題点を有
している。図３に示すように、半導体チップ領域４のス
クライブライン８側端部では、アルミニウム製第２金属
配線層１７の下部に積層されるチタン製第２補助導電層
１６とＰＳＧ層１５とが積層されるが、これら層１５，
１６，１７は、オーバーコート層１８で一体に覆われる
ため、チタン製第２補助導電層１６とＰＳＧ層１５との
剥離の問題は生じない。
【０００４】一方、チップ無効領域６では、半導体チッ
プ領域４の表面に所定のパターンで形成するための次に
示すような層１０〜１８が単に連続して積層され、スク
ライブライン８近傍でウエハ２の表面が露出するように
急段差でチップ無効領域６の端部２０がエッチングされ
る。スクライブライン８近傍でウエハ２の表面が露出す
るようにエッチングするのは、スクライブライン８に沿
ってのダイシングを行い易くするためである。半導体ウ
エハ２の表面に順次積層される層は、図３に示す例で
は、ポリシリコン電極層１０、ＰＳＧ層１１、チタン製
第１補助導電層１２、アルミニウム製第１電極配線層１
３、プラズマ窒化珪素層１４、ＰＳＧ層１５、チタン製
第２補助導電層１６、アルミニウム製第２電極配線層１
７及びオーバーコート層１８である。ＰＳＧ層１１、プ
ラズマ窒化珪素層１４及びＰＳＧ層１５は、層間絶縁層
としての機能を有する。なお、図３では、半導体チップ
領域４のスクライブライン８側端部のみしか図示してい
ないが、この半導体チップ領域４にも、チップ無効領域
６と同様な積層順序で層１０〜１８が所定のパターンで
積層してある。
プ領域４の表面に所定のパターンで形成するための次に
示すような層１０〜１８が単に連続して積層され、スク
ライブライン８近傍でウエハ２の表面が露出するように
急段差でチップ無効領域６の端部２０がエッチングされ
る。スクライブライン８近傍でウエハ２の表面が露出す
るようにエッチングするのは、スクライブライン８に沿
ってのダイシングを行い易くするためである。半導体ウ
エハ２の表面に順次積層される層は、図３に示す例で
は、ポリシリコン電極層１０、ＰＳＧ層１１、チタン製
第１補助導電層１２、アルミニウム製第１電極配線層１
３、プラズマ窒化珪素層１４、ＰＳＧ層１５、チタン製
第２補助導電層１６、アルミニウム製第２電極配線層１
７及びオーバーコート層１８である。ＰＳＧ層１１、プ
ラズマ窒化珪素層１４及びＰＳＧ層１５は、層間絶縁層
としての機能を有する。なお、図３では、半導体チップ
領域４のスクライブライン８側端部のみしか図示してい
ないが、この半導体チップ領域４にも、チップ無効領域
６と同様な積層順序で層１０〜１８が所定のパターンで
積層してある。
【０００５】
【発明が解決しようとする課題】従来では、チップ無効
領域６は、後工程で捨てられる部分である等の考えに基
づき、半導体チップ領域４に各種の層１０〜１８を所定
のパターンで積層する際に、チップ無効領域６では、何
等処理することなく、同時に積層されるままにしてあ
り、スクライブライン８近傍表面のみは、ダイシングの
容易性を考慮してエッチングするようにしてある。とこ
ろが、チップ無効領域６を図３に示すような構造にする
と、チタン製導電層１２，１６とＰＳＧ層１１，１５と
の間の密着性が悪いことから層状剥がれが生じ、次に示
すような弊害が発生することが本発明者によって見い出
されている。すなわち、例えばウエハ貼着テープ上で半
導体ウエハ２をスクライブラインに沿ってダイシングし
た後、半導体チップをピックアップしてダイボンディン
グする際、あるいはウエハープロセス工程において、チ
ップ無効領域６における導電層１２，１６とＰＳＧ層１
１，１５との間に生じている層状剥がれが原因でダスト
が生じ、配線ショートなどの不都合を生じさせるおそれ
がある。このような不都合を解消するために、チップ無
効領域６におけるスクライブライン側端部２０を、急段
差にしないで、半導体チップ領域４と同様に、上層側の
層が下層側の層を覆うように構成することも考えられ
る。しかしながら、このような手段では、特に積層数が
増大する場合に、上層側の層が下層側の層を覆うための
領域を多く必要とし、無効領域６の幅が増大するおそれ
がある。無効領域の幅が増大すると、半導体チップ領域
４が狭められ、好ましくない。
領域６は、後工程で捨てられる部分である等の考えに基
づき、半導体チップ領域４に各種の層１０〜１８を所定
のパターンで積層する際に、チップ無効領域６では、何
等処理することなく、同時に積層されるままにしてあ
り、スクライブライン８近傍表面のみは、ダイシングの
容易性を考慮してエッチングするようにしてある。とこ
ろが、チップ無効領域６を図３に示すような構造にする
と、チタン製導電層１２，１６とＰＳＧ層１１，１５と
の間の密着性が悪いことから層状剥がれが生じ、次に示
すような弊害が発生することが本発明者によって見い出
されている。すなわち、例えばウエハ貼着テープ上で半
導体ウエハ２をスクライブラインに沿ってダイシングし
た後、半導体チップをピックアップしてダイボンディン
グする際、あるいはウエハープロセス工程において、チ
ップ無効領域６における導電層１２，１６とＰＳＧ層１
１，１５との間に生じている層状剥がれが原因でダスト
が生じ、配線ショートなどの不都合を生じさせるおそれ
がある。このような不都合を解消するために、チップ無
効領域６におけるスクライブライン側端部２０を、急段
差にしないで、半導体チップ領域４と同様に、上層側の
層が下層側の層を覆うように構成することも考えられ
る。しかしながら、このような手段では、特に積層数が
増大する場合に、上層側の層が下層側の層を覆うための
領域を多く必要とし、無効領域６の幅が増大するおそれ
がある。無効領域の幅が増大すると、半導体チップ領域
４が狭められ、好ましくない。
【０００６】本発明は、このような実状に鑑みてなさ
れ、半導体ウエハのチップ無効領域での層状剥がれによ
るダストの発生を防止し、半導体チップの生産歩留まり
を向上させることが可能な半導体ウエハを提供すること
を目的とする。
れ、半導体ウエハのチップ無効領域での層状剥がれによ
るダストの発生を防止し、半導体チップの生産歩留まり
を向上させることが可能な半導体ウエハを提供すること
を目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体ウエハでは、中央部表面に複数の半
導体チップ領域が形成してあり、外周囲表面には、チッ
プ無効領域が形成してあり、上記半導体チップ領域に
は、金属配線層と層間絶縁膜層とが交互に少なくとも一
層形成してあり、半導体チップ領域とチップ無効領域と
がスクライブラインに沿ってダイシングされる半導体ウ
エハにおいて、上記チップ無効領域では、層間絶縁膜層
が除去されている。
に、本発明の半導体ウエハでは、中央部表面に複数の半
導体チップ領域が形成してあり、外周囲表面には、チッ
プ無効領域が形成してあり、上記半導体チップ領域に
は、金属配線層と層間絶縁膜層とが交互に少なくとも一
層形成してあり、半導体チップ領域とチップ無効領域と
がスクライブラインに沿ってダイシングされる半導体ウ
エハにおいて、上記チップ無効領域では、層間絶縁膜層
が除去されている。
【０００８】
【作用】本発明の半導体ウエハでは、チップ無効領域に
形成される層間絶縁膜が除去されているので、複層の金
属配線層が直接積層される構造になり、これらの層が密
着して積層され、層状剥がれが生じることはほとんどな
くなる。特に、層間絶縁膜層がＰＳＧ膜から成り、金属
配線層の下方にチタンなどの高融点金属から成る補助導
電層が積層してある場合には、ＰＳＧ膜とチタン膜との
密着性が悪いが、本発明では、チップ無効領域に形成さ
れるＰＳＧ膜から成る層間絶縁膜が少なくとも除去され
ているので、ＰＳＧ膜とチタン膜との間での層状剥がれ
現象を防止することができる。したがって、層状剥がれ
が原因で生じるダストの発生を防止することができる。
形成される層間絶縁膜が除去されているので、複層の金
属配線層が直接積層される構造になり、これらの層が密
着して積層され、層状剥がれが生じることはほとんどな
くなる。特に、層間絶縁膜層がＰＳＧ膜から成り、金属
配線層の下方にチタンなどの高融点金属から成る補助導
電層が積層してある場合には、ＰＳＧ膜とチタン膜との
密着性が悪いが、本発明では、チップ無効領域に形成さ
れるＰＳＧ膜から成る層間絶縁膜が少なくとも除去され
ているので、ＰＳＧ膜とチタン膜との間での層状剥がれ
現象を防止することができる。したがって、層状剥がれ
が原因で生じるダストの発生を防止することができる。
【０００９】
【実施例】以下、本発明の一実施例に係る半導体ウエハ
について、図面を参照しつつ詳細に説明する。図１は本
発明の一実施例に係る半導体ウエハの要部断面図であ
る。
について、図面を参照しつつ詳細に説明する。図１は本
発明の一実施例に係る半導体ウエハの要部断面図であ
る。
【００１０】図１に示すように、本実施例の半導体ウエ
ハ３０では、半導体チップ領域４は、図２，３に示す従
来例に係る半導体ウエハ２の半導体チップ領域４と同様
であり、ウエハ３０の中央部表面に碁盤目状に複数形成
してある。半導体チップ領域４の外周に位置するウエハ
３０の表面には、チップ無効領域３２が形成してある。
各半導体チップ領域４相互、または半導体チップ領域４
とチップ無効領域３２とを後工程で分割するため、半導
体ウエハ３０は、スクライブライン８に沿ってダイシン
グされるようになっている。
ハ３０では、半導体チップ領域４は、図２，３に示す従
来例に係る半導体ウエハ２の半導体チップ領域４と同様
であり、ウエハ３０の中央部表面に碁盤目状に複数形成
してある。半導体チップ領域４の外周に位置するウエハ
３０の表面には、チップ無効領域３２が形成してある。
各半導体チップ領域４相互、または半導体チップ領域４
とチップ無効領域３２とを後工程で分割するため、半導
体ウエハ３０は、スクライブライン８に沿ってダイシン
グされるようになっている。
【００１１】本実施例では、各半導体チップ領域４に相
当する半導体ウエハ３０の表面に、イオン注入等の手段
で各種の不純物拡散層ないし埋め込み層等を形成するこ
とにより、各種半導体回路を形成し、その表面に、所定
のパターンの各種薄膜層を積層させている。半導体チッ
プ領域４内に形成される各種半導体回路をウエハ表面に
沿って絶縁するため、ウエハ３０の表面には、選択酸化
膜層（ＬＯＣＯＳ）３４が所定のパターンで形成され
る。
当する半導体ウエハ３０の表面に、イオン注入等の手段
で各種の不純物拡散層ないし埋め込み層等を形成するこ
とにより、各種半導体回路を形成し、その表面に、所定
のパターンの各種薄膜層を積層させている。半導体チッ
プ領域４内に形成される各種半導体回路をウエハ表面に
沿って絶縁するため、ウエハ３０の表面には、選択酸化
膜層（ＬＯＣＯＳ）３４が所定のパターンで形成され
る。
【００１２】本実施例では、各半導体チップ領域４に
は、所定のパターンで、ポリシリコン電極層１０、ＰＳ
Ｇ層１１、第１補助導電層１２、第１電極配線層１３、
プラズマ窒化珪素層１４、ＰＳＧ層１５、第２補助導電
層１６、第２電極配線層１７及びオーバーコート層１８
が、この順で積層してある。ただし、図１では、半導体
チップ領域４のスクライブライン側端部のみしか図示し
ていないことから、半導体チップ領域４には、一部の層
１１，１４，１５，１６，１７，１８のみが積層してあ
るかに見える。実際には、半導体チップ領域４には、前
述した膜１０〜１８が所定のパターンで積層してある。
そして、半導体チップ領域４では、スクライブライン側
端部で層１１，１４，１５，１６，１７，１８相互間の
層状剥がれ等を防止するために、上層側に位置する層の
端部が下層側に位置する層の端部を覆うように積層して
ある。
は、所定のパターンで、ポリシリコン電極層１０、ＰＳ
Ｇ層１１、第１補助導電層１２、第１電極配線層１３、
プラズマ窒化珪素層１４、ＰＳＧ層１５、第２補助導電
層１６、第２電極配線層１７及びオーバーコート層１８
が、この順で積層してある。ただし、図１では、半導体
チップ領域４のスクライブライン側端部のみしか図示し
ていないことから、半導体チップ領域４には、一部の層
１１，１４，１５，１６，１７，１８のみが積層してあ
るかに見える。実際には、半導体チップ領域４には、前
述した膜１０〜１８が所定のパターンで積層してある。
そして、半導体チップ領域４では、スクライブライン側
端部で層１１，１４，１５，１６，１７，１８相互間の
層状剥がれ等を防止するために、上層側に位置する層の
端部が下層側に位置する層の端部を覆うように積層して
ある。
【００１３】ＰＳＧ層１１は、ポリシリコン電極層１０
と第１金属電極配線層１３との層間絶縁膜層としての機
能を有し、プラズマ窒化珪素層１４及びＰＳＧ層１５
は、第１金属電極層１３と第金属電極配線層１７との層
間絶縁膜層としての機能を有する。
と第１金属電極配線層１３との層間絶縁膜層としての機
能を有し、プラズマ窒化珪素層１４及びＰＳＧ層１５
は、第１金属電極層１３と第金属電極配線層１７との層
間絶縁膜層としての機能を有する。
【００１４】オーバーコート層１８としては、特に限定
されないが、層間絶縁膜層と同様な材質の膜、あるいは
ポリイミド系樹脂膜等が用いられる。また、金属電極配
線層１３，１７としては、特に限定されないが、アルミ
ニウム製または銅製の電極層等が用いられる。このよう
な金属電極配線層１３，１７のストレスマイグレーショ
ン及びエレクトロマイグレーション対策として、本実施
例では、これら金属配線層１３，１７の下部には、チタ
ン、タングステンあるいはチタン・タングステン合金な
どの高融点金属から成る補助導電層１２，１６をそれぞ
れ積層させている。
されないが、層間絶縁膜層と同様な材質の膜、あるいは
ポリイミド系樹脂膜等が用いられる。また、金属電極配
線層１３，１７としては、特に限定されないが、アルミ
ニウム製または銅製の電極層等が用いられる。このよう
な金属電極配線層１３，１７のストレスマイグレーショ
ン及びエレクトロマイグレーション対策として、本実施
例では、これら金属配線層１３，１７の下部には、チタ
ン、タングステンあるいはチタン・タングステン合金な
どの高融点金属から成る補助導電層１２，１６をそれぞ
れ積層させている。
【００１５】チップ無効領域３２には、半導体チップ領
域３１へ所定のパターンで積層するための各種の機能的
な薄膜層１０〜１８が、所定の積層順序でそのまま積層
されるが、本実施例では、このような薄膜層の内の層間
絶縁膜層として機能するＰＳＧ層１１，１５及びプラズ
マ窒化珪素層１４を除去してある。その結果、チップ無
効領域３２では、ウエハ３０の表面に、ポリシリコン電
極層１０、第１補助導電層１２、第１電極配線層１３、
第２補助導電層１６、第２電極配線層１７及びオーバー
コート層１８が、この順で積層してある。
域３１へ所定のパターンで積層するための各種の機能的
な薄膜層１０〜１８が、所定の積層順序でそのまま積層
されるが、本実施例では、このような薄膜層の内の層間
絶縁膜層として機能するＰＳＧ層１１，１５及びプラズ
マ窒化珪素層１４を除去してある。その結果、チップ無
効領域３２では、ウエハ３０の表面に、ポリシリコン電
極層１０、第１補助導電層１２、第１電極配線層１３、
第２補助導電層１６、第２電極配線層１７及びオーバー
コート層１８が、この順で積層してある。
【００１６】このような構造にするためには、例えば半
導体チップ領域４における層間絶縁膜層としてのＰＳＧ
層１１またはプラズマ窒化珪素層１４及びＰＳＧ層１５
に、所定のパターンでコンタクトホールを形成するため
のエッチング時に、チップ無効領域３２の表面にレジス
ト膜を設けないようにすることで、チップ無効領域３２
のＰＳＧ層１１、プラズマ窒化珪素層１４及びＰＳＧ層
１５を容易に除去することができる。このため、従来に
比較して、製造工程が増大することはない。
導体チップ領域４における層間絶縁膜層としてのＰＳＧ
層１１またはプラズマ窒化珪素層１４及びＰＳＧ層１５
に、所定のパターンでコンタクトホールを形成するため
のエッチング時に、チップ無効領域３２の表面にレジス
ト膜を設けないようにすることで、チップ無効領域３２
のＰＳＧ層１１、プラズマ窒化珪素層１４及びＰＳＧ層
１５を容易に除去することができる。このため、従来に
比較して、製造工程が増大することはない。
【００１７】このような半導体ウエハ３０は、スクライ
ブライン１６に沿ってダイシングされることになるが、
密着性の悪いＰＳＧ層とチタン製の補助導電層との組合
せがないので、相互間で層状剥がれが生じ難くなる。し
たがって、層状剥がれが原因で生じるダストの発生を防
止することができる。
ブライン１６に沿ってダイシングされることになるが、
密着性の悪いＰＳＧ層とチタン製の補助導電層との組合
せがないので、相互間で層状剥がれが生じ難くなる。し
たがって、層状剥がれが原因で生じるダストの発生を防
止することができる。
【００１８】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とが可能である。例えば、本発明では、半導体チップの
種類は特に限定されず、電極配線層及び層間絶縁膜層の
材質や積層構造も限定されない。また、層間絶縁膜層と
しては、上述したＰＳＧ層１１，１５及びプラズマ窒化
珪素層１４に限定されず、例えば酸化珪素膜層、窒化珪
素膜層、ボロンドープ酸化珪素膜層（ＢＳＧ）、砒素ド
ープ酸化珪素膜層（ＡｓＳＧ膜）等が例示される。これ
らは、例えばＣＶＤ法あるいはプラズマＣＶＤ法により
成膜される。層間絶縁膜層として、どのような絶縁膜を
用いるかは、例えば半導体装置の種類に応じて決定され
る。例えば、ＭＯＳ構造の半導体装置であれば、ＡｓＳ
Ｇ，ＢＳＧ，ＰＳＧ等が用いられ、半導体メモリであれ
ば、ＢＳＧ，ＰＳＧなどが用いられ、バイポーラ構造の
半導体装置であれば、プラズマＣＶＤ法による窒化珪素
膜等が用いられる。
れるものではなく、本発明の範囲内で種々に改変するこ
とが可能である。例えば、本発明では、半導体チップの
種類は特に限定されず、電極配線層及び層間絶縁膜層の
材質や積層構造も限定されない。また、層間絶縁膜層と
しては、上述したＰＳＧ層１１，１５及びプラズマ窒化
珪素層１４に限定されず、例えば酸化珪素膜層、窒化珪
素膜層、ボロンドープ酸化珪素膜層（ＢＳＧ）、砒素ド
ープ酸化珪素膜層（ＡｓＳＧ膜）等が例示される。これ
らは、例えばＣＶＤ法あるいはプラズマＣＶＤ法により
成膜される。層間絶縁膜層として、どのような絶縁膜を
用いるかは、例えば半導体装置の種類に応じて決定され
る。例えば、ＭＯＳ構造の半導体装置であれば、ＡｓＳ
Ｇ，ＢＳＧ，ＰＳＧ等が用いられ、半導体メモリであれ
ば、ＢＳＧ，ＰＳＧなどが用いられ、バイポーラ構造の
半導体装置であれば、プラズマＣＶＤ法による窒化珪素
膜等が用いられる。
【００１９】
【発明の効果】以上説明してきたように、本発明によれ
ば、チップ無効領域に形成される層間絶縁膜が除去され
ているので、複層の金属配線層が直接積層される構造に
なり、これらの層が密着して積層され、層状剥がれが生
じることはほとんどなくなる。特に、層間絶縁膜層がＰ
ＳＧ膜から成り、金属配線層の下方にチタンなどの高融
点金属から成る補助導電層が積層してある場合には、Ｐ
ＳＧ膜とチタン膜との密着性が悪いが、本発明では、チ
ップ無効領域に形成されるＰＳＧ膜から成る層間絶縁膜
が少なくとも除去されているので、ＰＳＧ膜とチタン膜
との間での層状剥がれ現象を防止することができる。し
たがって、層状剥がれが原因で生じるダストの発生を防
止することができる。結果的に、半導体ウエハから半導
体チップを製造するための歩留まりが向上する。また、
本発明の半導体ウエハを得るためには、例えば半導体チ
ップ領域における層間絶縁膜層のエッチング時に、チッ
プ無効領域の表面にレジスト膜を設けないようにするこ
とで、チップ無効領域の層間絶縁膜層を容易に除去する
ことができるため、従来に比較して、製造工程が増大す
ることはない。
ば、チップ無効領域に形成される層間絶縁膜が除去され
ているので、複層の金属配線層が直接積層される構造に
なり、これらの層が密着して積層され、層状剥がれが生
じることはほとんどなくなる。特に、層間絶縁膜層がＰ
ＳＧ膜から成り、金属配線層の下方にチタンなどの高融
点金属から成る補助導電層が積層してある場合には、Ｐ
ＳＧ膜とチタン膜との密着性が悪いが、本発明では、チ
ップ無効領域に形成されるＰＳＧ膜から成る層間絶縁膜
が少なくとも除去されているので、ＰＳＧ膜とチタン膜
との間での層状剥がれ現象を防止することができる。し
たがって、層状剥がれが原因で生じるダストの発生を防
止することができる。結果的に、半導体ウエハから半導
体チップを製造するための歩留まりが向上する。また、
本発明の半導体ウエハを得るためには、例えば半導体チ
ップ領域における層間絶縁膜層のエッチング時に、チッ
プ無効領域の表面にレジスト膜を設けないようにするこ
とで、チップ無効領域の層間絶縁膜層を容易に除去する
ことができるため、従来に比較して、製造工程が増大す
ることはない。
【図１】本発明の一実施例に係る半導体ウエハの要部断
面図である。
面図である。
【図２】半導体ウエハの平面図である。
【図３】従来の半導体ウエハの製造過程の一例を示す要
部断面図である。
部断面図である。
４…半導体チップ領域， ８…スクライブライン，１１
…ＰＳＧ層， １２…第１補助導電層，１３…第１
金属配線層，１４…プラズマ窒化珪素層，１５…ＰＳＧ
層， １６…第２補助導電層，１７…第２金属配線
層，１８…オーバーコート層，３０…半導体ウエハ，
３２…チップ無効領域，
…ＰＳＧ層， １２…第１補助導電層，１３…第１
金属配線層，１４…プラズマ窒化珪素層，１５…ＰＳＧ
層， １６…第２補助導電層，１７…第２金属配線
層，１８…オーバーコート層，３０…半導体ウエハ，
３２…チップ無効領域，
Claims (2)
- 【請求項１】 中央部表面に複数の半導体チップ領域が
形成してあり、外周囲表面には、チップ無効領域が形成
してあり、上記半導体チップ領域には、金属配線層と層
間絶縁膜層とが交互に少なくとも一層形成してあり、半
導体チップ領域とチップ無効領域とがスクライブライン
に沿ってダイシングされる半導体ウエハにおいて、 上記チップ無効領域では、層間絶縁膜層が除去されてい
ることを特徴とする半導体ウエハ。 - 【請求項２】 上記各金属配線層には、チタンなどの高
融点金属から成る補助導電層が積層してあり、上記層間
絶縁膜層がリンドープ酸化珪素膜で構成してあり、チッ
プ無効領域では、少なくともリンドープ酸化珪素膜から
成る層間絶縁膜層が除去されいることを特徴とする請求
項１に記載の半導体ウエハ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22108391A JPH0541449A (ja) | 1991-08-06 | 1991-08-06 | 半導体ウエハ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22108391A JPH0541449A (ja) | 1991-08-06 | 1991-08-06 | 半導体ウエハ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541449A true JPH0541449A (ja) | 1993-02-19 |
Family
ID=16761226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22108391A Pending JPH0541449A (ja) | 1991-08-06 | 1991-08-06 | 半導体ウエハ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541449A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7250365B2 (en) | 2001-04-17 | 2007-07-31 | Renesas Technology Corp. | Fabrication method of semiconductor integrated circuit device |
-
1991
- 1991-08-06 JP JP22108391A patent/JPH0541449A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7250365B2 (en) | 2001-04-17 | 2007-07-31 | Renesas Technology Corp. | Fabrication method of semiconductor integrated circuit device |
| US7718526B2 (en) | 2001-04-17 | 2010-05-18 | Renesas Technology Corporation | Fabrication method of semiconductor integrated circuit device |
| US7977234B2 (en) | 2001-04-17 | 2011-07-12 | Renesas Electronics Corporation | Fabrication method of semiconductor integrated circuit device |
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