JPH1174229A - 半導体装置 - Google Patents

半導体装置

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JPH1174229A
JPH1174229A JP9234875A JP23487597A JPH1174229A JP H1174229 A JPH1174229 A JP H1174229A JP 9234875 A JP9234875 A JP 9234875A JP 23487597 A JP23487597 A JP 23487597A JP H1174229 A JPH1174229 A JP H1174229A
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film
insulating film
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semiconductor device
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Miki Sasaki
美姫 佐々木
Toshifumi Minami
稔郁 南
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Toshiba Corp
Toshiba Electronic Device Solutions Corp
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Toshiba Corp
Toshiba Microelectronics Corp
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Abstract

(57)【要約】 【課題】本発明は、半導体メモリにおいて、ダイシング
時のクラックにより発生するクラック屑を微小化できる
ようにすることを最も主要な特徴とする。 【解決手段】たとえば、選択トランジスタのゲート電極
部１３の形成と同時に、ダイシングライン２に対応する
領域１０ｂ内の、ウェーハ１０の主表面上に、ゲート酸
化膜１４、ポリシリコン膜１５、ＷＳｉ膜１６、およ
び、ＳｉＮ膜１７を積層する。そして、それらをパター
ニングし、素子分離領域１２の相互間に、ダイシングの
方向に沿って平行に、上記ゲート電極部１３とほぼ同一
の配線構造を有する単一のダミーパターン１８を形成す
る。このダミーパターン１８によって、ディッシングを
防止するとともに、ダイシング時の応力の集中を分散さ
せることにより、クラック屑を微小化させる構成となっ
ている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
するもので、特に、半導体ウェーハをチップ（または、
ペレット）状に分離，分割するためのダイシング（スク
ライビングともいう）技術に関するものである。
【０００２】
【従来の技術】従来より、半導体装置の製造の分野にお
いては、膜の表面を平坦化する方法として、化学的機械
研磨（Chemical Mechanical Polishing ／ＣＭＰ）技術
が知られている。このＣＭＰ法は、膜の表面の凹凸を広
範囲にわたって平滑かつ平坦化する場合に、特に有利で
ある。
【０００３】しかしながら、上記したＣＭＰ技術には、
次のような問題点があった。たとえば、凹部内を絶縁膜
により埋め込むために、全面に堆積された絶縁膜のう
ち、凹部内を除く全ての絶縁膜をＣＭＰ法により除去す
るようにした場合、凹部が狭いときには、凹部の高さに
応じて絶縁膜の表面を平坦化できるものの、凹部が広く
（１．５μｍ幅以上に）なると、絶縁膜が余計に削ら
れ、ディッシングという膜減り現象が発生する。
【０００４】図５は、ダイシングライン上でのディッシ
ングの対策法について、半導体メモリを例に示すもので
ある。通常、半導体メモリは、たとえば、ウェーハ１０
１上に形成された複数のチップ１０２が、ダイシングラ
イン１０３に沿ってカットされて、各チップ単位に分
離，分割されることにより得られるようになっている。
【０００５】ダイシングライン１０３上には、一般に、
ＴＥＧ（Test Element Group）などが設けられるように
なっているため、たとえダイシングライン１０３上とい
えども、ディッシングにより絶縁膜の平坦性が損われる
のは好ましくない。
【０００６】そこで、ダイシングライン１０３上でのデ
ィッシングを改善する一つの方法として、たとえば同図
に示すように、ダイシングライン１０３に対応する、ウ
ェーハ１０１の主表面上に、チップ１０２の形成時に積
層される積層膜１０４を設けるようにした構成が考えら
れている。
【０００７】すなわち、ダイシングライン１０３に対応
する、ウェーハ１０１の主表面部に第１の絶縁膜（たと
えば、ＳｉＯ2 ）１１１を埋め込んでＳＴＩ（Shallow
Trench Isolation）構造の素子分離領域１１２を形成し
た後、チップ１０２に対応する、上記ウェーハ１０１の
主表面上に半導体メモリのワード線となる選択トランジ
スタのゲート電極部１１３を形成する。
【０００８】ゲート電極部１１３は、ゲート酸化膜１１
４上に、１０００オングストローム厚程度のポリシリコ
ン膜１１５および５００オングストローム厚程度のＷＳ
ｉ膜１１６を積層してパターニングし、さらに、キャッ
プ材としての２０００オングストローム厚程度のＳｉＮ
膜１１７を設けてなる構成とされている。
【０００９】また、上記ゲート電極部１１３の形成と同
時に、上記素子分離領域１１２内の第１の絶縁膜１１１
上に、上記ゲート酸化膜１１４、上記ポリシリコン膜１
１５、上記ＷＳｉ膜１１６、および、上記ＳｉＮ膜１１
７からなる積層膜１０４を形成する。
【００１０】次いで、上記ゲート電極部１１３に隣接す
る、上記ウェーハ１０１の主表面部にソース／ドレイン
となる拡散層１１８を形成した後、全面に第２の絶縁膜
（たとえば、ＳｉＯ2 ）１１９を堆積させる。そして、
この第２の絶縁膜１１９の表面をＣＭＰ法により平坦化
し、上記積層膜１０４上での膜厚を５０００オングスト
ローム程度とした後、その第２の絶縁膜１１９に、上記
拡散層１１８につながる開孔部１２０を形成する。
【００１１】次いで、この開孔部１２０内を埋め込むよ
うにして、上記第２の絶縁膜１１９上に２５００オング
ストローム程度の膜厚でＷ膜を蒸着させた後、そのＷ膜
をパターニングして、ビット線１２１と拡散層コンタク
ト部１２２とを一体的に形成する。
【００１２】さらに、全面に第３の絶縁膜（たとえば、
ＳｉＯ2 ）１２３を堆積させた後、その第３の絶縁膜１
２３の表面を、上記ビット線１２１の上面をストッパに
してＣＭＰ法により平坦化する。
【００１３】次いで、全面に第４の絶縁膜（たとえば、
ＳｉＯ2 ）１２４を堆積させ、この第４の絶縁膜１２４
の表面をＣＭＰ法により平坦化し、５０００オングスト
ローム厚程度とした後、その第４の絶縁膜１２４に、上
記ビット線１２１につながる開孔部１２５を形成する。
【００１４】次いで、この開孔部１２５内にＷ膜を埋め
込んで、上記ビット線１２１につながるビット線コンタ
クト部１２６を形成した後、さらに、全面に第５の絶縁
膜（たとえば、ＳｉＯ2 ）１２７を堆積させる。そし
て、この第５の絶縁膜１２７の表面をＣＭＰ法により平
坦化し、上記ビット線コンタクト部１２６上での膜厚が
３０００オングストローム程度となるようにする。
【００１５】次いで、第５の絶縁膜１２７に、上記ビッ
ト線コンタクト部１２６につながる配線溝１２８を形成
し、その配線溝１２８内にＡｌ／Ｃｕ膜を埋め込んで、
ヒューズ層となる配線層（第１メタル層）１２９を形成
する。
【００１６】次いで、全面に第６の絶縁膜（たとえば、
ＳｉＯ2 ）１３０を３０００オングストローム以上の膜
厚で堆積させ、この第６の絶縁膜１３０の表面をＣＭＰ
法により平坦化した後、その第６の絶縁膜１３０に、上
記配線層１２９につながる開孔部１３１を形成する。
【００１７】次いで、全面に、第７の絶縁膜（たとえ
ば、ＴＥＯＳ）１３２、第８の絶縁膜（たとえば、Ｓｉ
Ｎ）１３３、および、パシベーション膜（たとえば、Ｐ
Ｉ）１３４を順に堆積させる。そして、上記パシベーシ
ョン膜１３４、上記第８の絶縁膜１３３、および、上記
第７の絶縁膜１３２に、上記開孔部１３１につながる開
孔部１３５をＲＩＥ（Reactive Ion Etching）法により
形成する。
【００１８】また、同時に、上記積層膜１０４に対応す
る、上記パシベーション膜１３４、上記第８の絶縁膜１
３３、上記第７の絶縁膜１３２、および、上記第６の絶
縁膜１３０の一部をＲＩＥ法により除去し、ダイシング
ライン１０３を形成する。
【００１９】この場合、上記積層膜１０４上における、
各絶縁膜１１９，１２３，１２４，１２７，１３０の総
膜厚が１８５００オングストローム程度となるように、
少なくとも３０００オングストローム以上の膜厚を残し
て、上記第６の絶縁膜１３０をエッチングする。
【００２０】そして、上記開孔部１３１内および上記開
孔部１３５内の一部にＡｌ／Ｃｕ膜を埋め込んで、電源
供給用の配線層（第２メタル層）１３６を形成すること
により、同時に複数のチップ１０２が構成される。
【００２１】しかる後、上記ダイシングライン１０３に
沿ってダイシングされ、上記ウェーハ１０１がカット部
１３７よりカットされて、各チップ１０２が分離，分割
されることにより、半導体メモリが得られる。
【００２２】このようにして得られる半導体メモリにお
いては、ダイシングライン１０３に対応する、ウェーハ
１０１の主表面上に積層膜１０４を設けるようにしてい
るため、たとえば、第３の絶縁膜１２３の表面をＣＭＰ
法により平坦化する際の、ディッシングを防止すること
が可能となる。
【００２３】しかも、上記したビット線１２１、拡散層
コンタクト部１２２、ビット線コンタクト部１２６、配
線層１２９，１３６がクラックストッパとしても機能す
るため、たとえダイシング時にクラックが発生したとし
ても、そのクラックがチップ１０２に達するのを防ぐこ
とができる。
【００２４】しかしながら、積層膜１０４を設けるよう
にした場合、ダイシングライン１０３上でのディッシン
グは改善できるものの、ダイシング時の応力が集中しや
すくなる結果、たとえばダイシングライン１０３上の絶
縁膜にクラック１３８が発生しやすくなるという問題が
あった。
【００２５】ダイシングライン１０３上でのクラック１
３８の発生は、さほど重大な問題ではないが、ダイシン
グライン１０３上の絶縁膜がクラック１３８の発生によ
り欠けた場合、それがクラック屑となって後の工程での
汚染源となる。特に、クラック屑が大きい場合、それが
チップ１０２上に移動した場合には与える影響もより深
刻なものとなる。
【００２６】
【発明が解決しようとする課題】上記したように、従来
においては、ダイシングライン上でのディッシングは改
善できるものの、ダイシングライン上の絶縁膜にダイシ
ングによるクラックが発生しやすくなるため、特に絶縁
膜が大きく欠けた場合には、それが後の工程でチップに
重大な影響を与えることになるという問題があった。
【００２７】そこで、この発明は、ダイシング時のクラ
ックにより発生する屑を微小化でき、大型屑の発生を抑
制することが可能な半導体装置を提供することを目的と
している。
【００２８】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、半導体基板上
に形成された複数の半導体チップを、前記半導体基板上
より分離させるためのダイシング領域と、このダイシン
グ領域内に設けられた、ダイシング時にクラックによる
大型屑の発生を抑えるための凸状のダミーパターンとか
ら構成されている。
【００２９】また、この発明の半導体装置にあっては、
半導体基板上に形成された複数の半導体チップを、前記
半導体基板上より分離させるためのダイシング領域と、
このダイシング領域内に、ダイシングの方向に沿って平
行に設けられた、ダイシング時にクラックによる大型屑
の発生を抑えるための凸状のダミーパターンとから構成
されている。
【００３０】この発明の半導体装置によれば、ダイシン
グ時の応力の集中を分散できるようになる。これによ
り、ダイシングライン上でのディッシングを改善しつ
つ、絶縁膜が大きくクラックするのを抑えることが可能
となるものである。特に、ダミーパターンを保護膜によ
り形成するようにした場合には、クラックによる屑の飛
散そのものを抑えることが可能となるものである。
【００３１】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、本発明の実施の
第一の形態にかかる半導体装置の概略を、半導体メモリ
のダイシングラインに適用した場合を例に示すものであ
る。
【００３２】まず、ウェーハ（半導体基板）１０の主表
面部に選択的に第１の絶縁膜（たとえば、ＳｉＯ2 ）１
１を埋め込んで、ＳＴＩ（Shallow Trench Isolation）
構造の素子分離領域（この場合、１．５μｍ幅以下）１
２を形成し、チップ１を形成するための領域１０ａとダ
イシングライン２となる領域１０ｂとに分割する。ま
た、この素子分離領域１２は上記領域１０ａ内にも同時
に形成され、素子間分離のために利用される。
【００３３】そして、上記チップ１に対応する領域１０
ａ内の、上記ウェーハ１０の主表面上に、半導体メモリ
のワード線となる選択トランジスタのゲート電極部１３
を形成する。ゲート電極部１３は、ゲート酸化膜１４上
に、１０００オングストローム厚程度のポリシリコン膜
１５および５００オングストローム厚程度のＷＳｉ膜１
６を積層してパターニングし、さらに、キャップ材とし
ての２０００オングストローム厚程度のＳｉＮ膜１７を
設けてなる構成とされている。
【００３４】また、上記ゲート電極部１３の形成と同時
に、上記ダイシングライン２に対応する領域１０ｂ内
の、上記ウェーハ１０の主表面上に、上記ゲート酸化膜
１４、上記ポリシリコン膜１５、上記ＷＳｉ膜１６、お
よび、上記ＳｉＮ膜１７を積層し、さらにパターニング
して、上記ゲート電極部１３とほぼ同一の配線構造を有
する単一のダミーパターン１８を形成する。このダミー
パターン１８は、たとえば、上記素子分離領域１２の相
互間に、ダイシングの方向に沿って平行に設けられるよ
うになっている。また、このダミーパターン１８を利用
して、テスト評価用の素子であるＴＥＧが形成されるこ
とになる。
【００３５】次いで、上記チップ１に対応する領域１０
ａ内の、上記ゲート電極部１３に隣接する、上記ウェー
ハ１０の主表面部にソース／ドレインとなる拡散層１９
を形成した後、全面に第２の絶縁膜（たとえば、ＳｉＯ
2 ）２０を堆積させる。そして、この第２の絶縁膜２０
の表面をＣＭＰ法により平坦化し、上記ダミーパターン
１８上での膜厚を５０００オングストローム程度とした
後、その第２の絶縁膜２０に、上記拡散層１９につなが
る開孔部２１を形成する。
【００３６】次いで、この開孔部２１内を埋め込むよう
にして、上記第２の絶縁膜２０上に２５００オングスト
ローム程度の膜厚でＷ膜を蒸着させた後、そのＷ膜をパ
ターニングして、ビット線２２と拡散層コンタクト部２
３とを一体的に形成する。
【００３７】さらに、全面に第３の絶縁膜（たとえば、
ＳｉＯ2 ）２４を堆積させた後、その第３の絶縁膜２４
の表面を、上記ビット線２２の上面をストッパにしてＣ
ＭＰ法により平坦化する。
【００３８】次いで、全面に第４の絶縁膜（たとえば、
ＳｉＯ2 ）２５を堆積させ、この第４の絶縁膜２５の表
面をＣＭＰ法により平坦化し、５０００オングストロー
ム厚程度とした後、その第４の絶縁膜２５に、上記ビッ
ト線２２につながる開孔部２６を形成する。
【００３９】次いで、この開孔部２６内にＷ膜を埋め込
んで、上記ビット線２２につながるビット線コンタクト
部２７を形成した後、さらに、全面に第５の絶縁膜（た
とえば、ＳｉＯ2 ）２８を堆積させる。そして、この第
５の絶縁膜２８の表面をＣＭＰ法により平坦化し、上記
ビット線コンタクト部２７上での膜厚が３０００オング
ストローム程度となるようにする。
【００４０】次いで、第５の絶縁膜２８に、上記ビット
線コンタクト部２７につながる配線溝２９を形成し、そ
の配線溝２９内にＡｌ／Ｃｕ膜を埋め込んで、ヒューズ
層となる配線層（第１メタル層）３０を形成する。
【００４１】次いで、全面に第６の絶縁膜（たとえば、
ＳｉＯ2 ）３１を３０００オングストローム以上の膜厚
で堆積させ、この第６の絶縁膜３１の表面をＣＭＰ法に
より平坦化した後、その第６の絶縁膜３１に、上記配線
層３０につながる開孔部３２を形成する。
【００４２】次いで、全面に、第７の絶縁膜（たとえ
ば、ＴＥＯＳ）３３、第８の絶縁膜（たとえば、Ｓｉ
Ｎ）３４、および、パシベーション膜（たとえば、Ｐ
Ｉ）３５を順に堆積させる。そして、上記パシベーショ
ン膜３５、上記第８の絶縁膜３４、および、上記第７の
絶縁膜３３に、上記開孔部３２につながる開孔部３６を
ＲＩＥ（Reactive Ion Etching）法により形成する。
【００４３】また、同時に、上記ダミーパターン１８上
の、上記パシベーション膜３５、上記第８の絶縁膜３
４、上記第７の絶縁膜３３、および、上記第６の絶縁膜
３１の一部をＲＩＥ法により除去し、ダイシングライン
２を形成する。
【００４４】この場合、上記ダミーパターン１８上にお
ける、各絶縁膜２０，２４，２５，２８，３１の総膜厚
が１８５００オングストローム程度となるように、少な
くとも３０００オングストローム以上の膜厚を残して、
上記第６の絶縁膜３１をエッチングする。
【００４５】そして、上記開孔部３２内および上記開孔
部３６内の一部にＡｌ／Ｃｕ膜を埋め込んで、電源供給
用の配線層（第２メタル層）３７を形成することによ
り、同時に複数のチップ１が構成される。
【００４６】しかる後、上記ダイシングライン２に沿っ
てダイシングされ、上記ウェーハ１０がカット部（たと
えば、４０μｍ幅）３８よりカットされて、各チップ１
が分離，分割されることにより、半導体メモリが得られ
る。
【００４７】このように、ダイシングライン２上に凸状
のダミーパターン１８を設けることによって、ダイシン
グライン２上の絶縁膜にダイシング時の応力が集中する
のを回避できるようになるため、たとえクラックが生じ
たとしても、絶縁膜の欠けを小さく抑えることが可能と
なる。したがって、後の工程での汚染源となるクラック
屑であっても、チップ１に与える影響を軽減できるよう
になるものである。
【００４８】上記したように、ダイシング時の応力の集
中を分散できるようにしている。すなわち、ダイシング
ライン上に、絶縁膜のクラックによる大型屑の発生を抑
えるためのダミーパターンを設けるようにしている。こ
れにより、ダイシング時の応力が集中し、絶縁膜が大き
くクラックするのを抑えることが可能となる。したがっ
て、たとえクラックが生じたとしても、発生するクラッ
ク屑を微小化できるようになる結果、後の工程でのクラ
ック屑によるチップへの影響を最小限に止めることが可
能となるものである。
【００４９】しかも、発生するクラック屑を微小化でき
るようになる結果、クラックが発生する範囲を減少でき
るようになるため、ダイシングラインの幅を従来（１５
０μｍ）の半分程度（８０μｍ以下）にまで狭めること
が可能となる。この結果、チップ間をより近接させてウ
ェーハ上に形成できるようになることによって、１ウェ
ーハ当たりのチップ数の増加が可能となり、低コスト化
が実現できる。
【００５０】また、このダミーパターンによれば、クラ
ック屑の微小化のみでなく、ダイシングライン上でのデ
ィッシングの改善についても、従来と同程度の効果が期
待できる。
【００５１】さらには、クラックの範囲を減少できるよ
うになることによって、クラックストッパの省略が可能
となり、もし省略するようにした場合にはチップの微細
化をも容易に実施し得るようになる。
【００５２】なお、上記した本発明の実施の第一の形態
においては、単一のダミーパターンを設けた場合につい
て説明したが、これに限らず、たとえば複数のダミーパ
ターンを設けるようにすることも可能である。
【００５３】図２は、本発明の実施の第二の形態にかか
り、選択トランジスタのゲート電極部とほぼ同一の配線
構造を有する複数のダミーパターンを、ダイシングライ
ン上に設けるようにした場合の例を示すものである。
【００５４】たとえば、ダイシングライン２となる領域
１０ｂ内の、ウェーハ１０の主表面上に、ダイシングの
方向に沿ってそれぞれ平行に、かつ、凸状を有する複数
のダミーパターン１８をパターニングする。また、各ダ
ミーパターン１８の相互間には、ＳＴＩ構造の素子分離
領域１２をそれぞれ配設した構成となっている。
【００５５】各ダミーパターン１８間の距離、つまり、
各素子分離領域１２の幅は１．５μｍ以下となれば良
く、また、この条件を満たせば、凸状のダミーパターン
１８の幅はどのような幅でも、ディッシングを防止で
き、なおかつ、本願の目的を十分に達成することができ
る。
【００５６】すなわち、このような構成とした場合に
も、ダミーパターン１８のそれぞれによって、ダイシン
グ時の応力の集中を分散できるようになるため、上述し
た第一の形態の場合とほぼ同様の効果が期待できる。
【００５７】また、選択トランジスタのゲート電極部と
ほぼ同一の配線構造を有するダミーパターンを設ける場
合に限らず、たとえば図３に示すように、パシベーショ
ン膜（保護膜）３５、第８の絶縁膜３４、第７の絶縁膜
３３、および、第６の絶縁膜３１の一部を、ダイシング
の方向に沿ってそれぞれ平行に、かつ、凸状にパターニ
ングしてなる複数のダミーパターン４１を設けるように
した場合にも、本願の目的を十分に達成することができ
る。
【００５８】この場合は、ダイシング時の応力の集中を
分散できるものであれば、各ダミーパターン４１間の距
離および各ダミーパターン４１の幅は、どのような条件
であっても良い。
【００５９】特に、この本発明の実施の第三の形態にか
かる構成の場合、クラック屑を微小化できるだけでな
く、絶縁膜上に厚いパシベーション膜３５があることに
よってクラック屑の飛散そのものを抑えることが可能と
なる。
【００６０】さらに、選択トランジスタのゲート電極部
とほぼ同一の配線構造を有するダミーパターン（図１お
よび図２参照）１８、または、パシベーション膜３５な
どをパターニングしてなるダミーパターン（図３参照）
４１の、いずれか一方を設けるようにした場合に限らな
い。たとえば図４に示すように、ダイシングライン２上
にダミーパターン（単一のダミーパターン１８の場合も
同様）１８およびダミーパターン４１を、それぞれ設け
るようにすることも可能である。
【００６１】この場合も、各ダミーパターン１８間の距
離は１．５μｍ以下となれば良く、この条件さえ満たせ
ば、ダミーパターン１８，４１の幅はどのような幅であ
っても良い。
【００６２】この本発明の実施の第四の形態にかかる構
成とした場合、ディッシングを防止できるとともに、ダ
ミーパターン１８およびダミーパターン４１の相乗効果
によって、大型屑の発生に関しては、より一層の効果が
期待できる。その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。
【００６３】
【発明の効果】以上、詳述したようにこの発明によれ
ば、ダイシング時のクラックにより発生する屑を微小化
でき、大型屑の発生を抑制することが可能な半導体装置
を提供できる。
【図面の簡単な説明】
【図１】この発明の実施の第一の形態にかかる半導体装
置の構成の要部を示す概略断面図。
【図２】この発明の実施の第二の形態にかかる半導体装
置の構成の要部を示す概略断面図。
【図３】この発明の実施の第三の形態にかかる半導体装
置の構成の要部を示す概略断面図。
【図４】この発明の実施の第四の形態にかかる半導体装
置の構成の要部を示す概略断面図。
【図５】従来技術とその問題点を説明するために、半導
体装置の構成の要部を示す概略断面図。
【符号の説明】 １…チップ ２…ダイシングライン １０…ウェーハ １０ａ…領域（チップ） １０ｂ…領域（ダイシングライン） １１…第１の絶縁膜 １２…素子分離領域 １３…ゲート電極部 １４…ゲート酸化膜 １５…ポリシリコン膜 １６…ＷＳｉ膜 １７…ＳｉＮ膜 １８…ダミーパターン １９…拡散層 ２０…第２の絶縁膜 ２１…開孔部（拡散層コンタクト用） ２２…ビット線 ２３…拡散層コンタクト部 ２４…第３の絶縁膜 ２５…第４の絶縁膜 ２６…開孔部（ビット線コンタクト用） ２７…ビット線コンタクト部 ２８…第５の絶縁膜 ２９…配線溝 ３０…配線層（第１メタル層） ３１…第６の絶縁膜 ３２…開孔部（配線層コンタクト用） ３３…第７の絶縁膜 ３４…第８の絶縁膜 ３５…パシベーション膜 ３６…開孔部（配線層用） ３７…配線層（第２メタル層） ３８…カット部 ４１…ダミーパターン

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成された複数の半導体
    チップを、前記半導体基板上より分離させるためのダイ
    シング領域と、 このダイシング領域内に設けられた、ダイシング時にク
    ラックによる大型屑の発生を抑えるための凸状のダミー
    パターンとを具備したことを特徴とする半導体装置。
  2. 【請求項２】 前記ダミーパターンは、配線構造を有し
    て形成されることを特徴とする請求項１に記載の半導体
    装置。
  3. 【請求項３】 前記ダミーパターンは、前記半導体チッ
    プ内のゲート部と同一構造を有して形成されることを特
    徴とする請求項１に記載の半導体装置。
  4. 【請求項４】 前記ダミーパターンは、ＳＴＩ構造の素
    子分離領域の相互間にそれぞれ配設されることを特徴と
    する請求項１，請求項２または請求項３のいずれかに記
    載の半導体装置。
  5. 【請求項５】 前記ダミーパターンは、保護膜により形
    成されることを特徴とする請求項１に記載の半導体装
    置。
  6. 【請求項６】 前記ダミーパターンは、ダイシングの方
    向に沿って平行に設けられることを特徴とする請求項１
    に記載の半導体装置。
  7. 【請求項７】 半導体基板上に形成された複数の半導体
    チップを、前記半導体基板上より分離させるためのダイ
    シング領域と、 このダイシング領域内に、ダイシングの方向に沿って平
    行に設けられた、ダイシング時にクラックによる大型屑
    の発生を抑えるための凸状のダミーパターンとを具備し
    たことを特徴とする半導体装置。
  8. 【請求項８】 前記ダミーパターンは、配線構造を有し
    て形成されることを特徴とする請求項７に記載の半導体
    装置。
  9. 【請求項９】 前記ダミーパターンは、前記半導体チッ
    プ内のゲート部と同一構造を有して形成されることを特
    徴とする請求項７に記載の半導体装置。
  10. 【請求項１０】 前記ダミーパターンは、ＳＴＩ構造の
    素子分離領域の相互間にそれぞれ配設されることを特徴
    とする請求項７，請求項８または請求項９のいずれかに
    記載の半導体装置。
  11. 【請求項１１】 前記ダミーパターンは、保護膜により
    形成されることを特徴とする請求項７に記載の半導体装
    置。
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