JPH1050821A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1050821A JPH1050821A JP20733596A JP20733596A JPH1050821A JP H1050821 A JPH1050821 A JP H1050821A JP 20733596 A JP20733596 A JP 20733596A JP 20733596 A JP20733596 A JP 20733596A JP H1050821 A JPH1050821 A JP H1050821A
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Abstract
(57)【要約】
【課題】本発明は、素子分離用の埋め込み絶縁膜をＣＭ
Ｐ法により平坦化する場合において、平坦化後の埋め込
み絶縁膜の表面までの高さに起因する、ゲート配線間シ
ョートを防止できるなど、良好な平坦性を確保できるよ
うにすることを最も主要な特徴とする。 【解決手段】たとえば、Ｓｉ基板１１の凸部１７の上面
に、ＳｉＮ膜１３と多結晶Ｓｉ膜１４とを積層してなる
保護膜を形成する。まずは、その上層の多結晶Ｓｉ膜１
４をストッパ層として用いて、１回目のＣＭＰ処理を行
って、凹部１５，１６内に埋め込まれた埋め込み絶縁膜
１８の表面を研磨する。次いで、下層のＳｉＮ膜１３を
ストッパ層として用いて、２回目のＣＭＰ処理を行う。
こうして、埋め込み絶縁膜１８の表面を繰り返し研磨す
ることにより、Ｓｉ基板１１上の埋め込み絶縁膜１８の
表面までの段差を小さく抑えるようになっている。
Ｐ法により平坦化する場合において、平坦化後の埋め込
み絶縁膜の表面までの高さに起因する、ゲート配線間シ
ョートを防止できるなど、良好な平坦性を確保できるよ
うにすることを最も主要な特徴とする。 【解決手段】たとえば、Ｓｉ基板１１の凸部１７の上面
に、ＳｉＮ膜１３と多結晶Ｓｉ膜１４とを積層してなる
保護膜を形成する。まずは、その上層の多結晶Ｓｉ膜１
４をストッパ層として用いて、１回目のＣＭＰ処理を行
って、凹部１５，１６内に埋め込まれた埋め込み絶縁膜
１８の表面を研磨する。次いで、下層のＳｉＮ膜１３を
ストッパ層として用いて、２回目のＣＭＰ処理を行う。
こうして、埋め込み絶縁膜１８の表面を繰り返し研磨す
ることにより、Ｓｉ基板１１上の埋め込み絶縁膜１８の
表面までの段差を小さく抑えるようになっている。
Description
【０００１】
【発明の属する技術分野】この発明は、たとえば半導体
装置の製造方法に関するもので、特に、素子間に埋め込
み型の絶縁領域を設けて素子分離を行う埋め込み素子分
離などに用いられるものである。
装置の製造方法に関するもので、特に、素子間に埋め込
み型の絶縁領域を設けて素子分離を行う埋め込み素子分
離などに用いられるものである。
【０００２】
【従来の技術】周知のように、半導体装置の素子分離の
方法として、素子間に埋め込み型の絶縁領域を設けてな
る埋め込み素子分離がある。この方法では、半導体基板
上に素子分離用の溝内を埋め込むための絶縁膜を形成し
た後、溝以外に残る絶縁膜を除去して半導体基板の表面
を平坦化する必要がある。
方法として、素子間に埋め込み型の絶縁領域を設けてな
る埋め込み素子分離がある。この方法では、半導体基板
上に素子分離用の溝内を埋め込むための絶縁膜を形成し
た後、溝以外に残る絶縁膜を除去して半導体基板の表面
を平坦化する必要がある。
【０００３】この半導体基板の表面の平坦化には、近
年、ＣＭＰ（Chemical Mechanical Polishing ）が用い
られている。このＣＭＰ法は、半導体基板の表面を選択
的に研磨することによって、凹凸をなくす技術である。
年、ＣＭＰ（Chemical Mechanical Polishing ）が用い
られている。このＣＭＰ法は、半導体基板の表面を選択
的に研磨することによって、凹凸をなくす技術である。
【０００４】さて、従来の埋め込み素子分離において、
上記のＣＭＰ法により半導体基板の表面を平坦化する場
合、基板表面の凸部上に形成された第１の保護膜および
広域の凹部に対応する絶縁膜上に形成された第２の保護
膜をストッパ層として、ＣＭＰ処理を行うものであっ
た。
上記のＣＭＰ法により半導体基板の表面を平坦化する場
合、基板表面の凸部上に形成された第１の保護膜および
広域の凹部に対応する絶縁膜上に形成された第２の保護
膜をストッパ層として、ＣＭＰ処理を行うものであっ
た。
【０００５】図１０は、上記したＣＭＰによる、半導体
基板の表面の平坦化にかかる従来の処理について示すも
のである。すなわち、半導体基板１の表面の凸部（素子
形成予定領域）１ａの保護と、広域にわたる凹部（素子
分離形成予定領域）１ｂでの埋め込み絶縁膜２の膜べり
を防止する目的で、凸部１ａ上には第１の保護膜３を、
また、凹部１ｂの絶縁膜２上には第２の保護膜４を、そ
れぞれ形成する（同図（ａ）参照）。
基板の表面の平坦化にかかる従来の処理について示すも
のである。すなわち、半導体基板１の表面の凸部（素子
形成予定領域）１ａの保護と、広域にわたる凹部（素子
分離形成予定領域）１ｂでの埋め込み絶縁膜２の膜べり
を防止する目的で、凸部１ａ上には第１の保護膜３を、
また、凹部１ｂの絶縁膜２上には第２の保護膜４を、そ
れぞれ形成する（同図（ａ）参照）。
【０００６】そして、これら第１，第２の保護膜３，４
をそれぞれストッパ層とする、１度のＣＭＰ処理によっ
て、絶縁膜２の平坦化を行うようになっている（同図
（ｂ）参照）。
をそれぞれストッパ層とする、１度のＣＭＰ処理によっ
て、絶縁膜２の平坦化を行うようになっている（同図
（ｂ）参照）。
【０００７】この場合、上記凹部１ｂを含む溝の形成、
上記埋め込み絶縁膜２の形成、および、上記ＣＭＰ処理
の各工程におけるばらつきなどのプロセスマージンを考
慮して、第１の保護膜３の膜厚を充分に厚く設定すれ
ば、半導体基板１の表面の凸部１ａを完全に保護するこ
とができる。
上記埋め込み絶縁膜２の形成、および、上記ＣＭＰ処理
の各工程におけるばらつきなどのプロセスマージンを考
慮して、第１の保護膜３の膜厚を充分に厚く設定すれ
ば、半導体基板１の表面の凸部１ａを完全に保護するこ
とができる。
【０００８】しかしながら、第１の保護膜３が薄く残る
ように、ＣＭＰ処理を終了させるように制御することは
難しい。しかも、パターンの多様化などにより、半導体
基板１の面内において、埋め込み絶縁膜２を均一に平坦
化するのは困難なため、たとえば同図（ｃ）に示すよう
に、第１の保護膜３が厚く残った部分では、第１の保護
膜３を除去した後の埋め込み絶縁膜２の表面までの高さ
ａが大きくなるという問題があった。
ように、ＣＭＰ処理を終了させるように制御することは
難しい。しかも、パターンの多様化などにより、半導体
基板１の面内において、埋め込み絶縁膜２を均一に平坦
化するのは困難なため、たとえば同図（ｃ）に示すよう
に、第１の保護膜３が厚く残った部分では、第１の保護
膜３を除去した後の埋め込み絶縁膜２の表面までの高さ
ａが大きくなるという問題があった。
【０００９】これは、たとえば後工程において、埋め込
み絶縁膜２上にデポしたゲート材料（図示していない）
をＲＩによって加工してゲート配線を形成する際に、埋
め込み絶縁膜２の側壁部分でのゲート材料のエッチング
残りを招き、ゲート配線間ショートを引き起こす原因と
なる。
み絶縁膜２上にデポしたゲート材料（図示していない）
をＲＩによって加工してゲート配線を形成する際に、埋
め込み絶縁膜２の側壁部分でのゲート材料のエッチング
残りを招き、ゲート配線間ショートを引き起こす原因と
なる。
【００１０】
【発明が解決しようとする課題】上記したように、従来
においては、第１の保護膜を厚く形成することによって
半導体基板の表面の凸部を完全に保護することができる
ものの、第１の保護膜が薄く残るようにＣＭＰ処理を制
御することは難しいため、埋め込み絶縁膜の表面までの
高さが大きくなって、後のゲート材料の加工工程などに
支障をきたす原因となるという問題があった。
においては、第１の保護膜を厚く形成することによって
半導体基板の表面の凸部を完全に保護することができる
ものの、第１の保護膜が薄く残るようにＣＭＰ処理を制
御することは難しいため、埋め込み絶縁膜の表面までの
高さが大きくなって、後のゲート材料の加工工程などに
支障をきたす原因となるという問題があった。
【００１１】そこで、この発明は、平坦化後の絶縁膜の
表面までの段差を小さくでき、後工程を良好に行えるよ
うにすることが可能な半導体装置の製造方法を提供する
ことを目的としている。
表面までの段差を小さくでき、後工程を良好に行えるよ
うにすることが可能な半導体装置の製造方法を提供する
ことを目的としている。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置の製造方法にあっては、半
導体基板上に、第１，第２の保護膜を順に形成する工程
と、前記第１，第２の保護膜の一部をそれぞれ除去した
後、前記半導体基板の表面に溝を形成する工程と、前記
溝の形成された前記半導体基板上に、その表面の凹凸に
沿って絶縁膜を形成する工程と、前記絶縁膜の表面を、
前記第２の保護膜を第１のストッパ層として研磨する工
程と、前記第２の保護膜を除去した後、前記第１の保護
膜を第２のストッパ層に、再度、前記絶縁膜の表面を研
磨する工程とからなっている。
めに、この発明の半導体装置の製造方法にあっては、半
導体基板上に、第１，第２の保護膜を順に形成する工程
と、前記第１，第２の保護膜の一部をそれぞれ除去した
後、前記半導体基板の表面に溝を形成する工程と、前記
溝の形成された前記半導体基板上に、その表面の凹凸に
沿って絶縁膜を形成する工程と、前記絶縁膜の表面を、
前記第２の保護膜を第１のストッパ層として研磨する工
程と、前記第２の保護膜を除去した後、前記第１の保護
膜を第２のストッパ層に、再度、前記絶縁膜の表面を研
磨する工程とからなっている。
【００１３】また、この発明の半導体装置の製造方法に
あっては、半導体基板上に第１の保護膜を形成する工程
と、前記第１の保護膜上に第２の保護膜を形成する工程
と、前記第１，第２の保護膜の一部をそれぞれ除去した
後、前記半導体基板の表面に狭域の第１の溝および広域
の第２の溝を形成する工程と、前記第１，第２の溝の形
成された前記半導体基板上に、その表面の凹凸に沿って
絶縁膜を形成する工程と、前記第２の溝に対応する、前
記絶縁膜上に第３の保護膜を形成する工程と、前記第
２，第３の保護膜を第１のストッパ層として、前記絶縁
膜の表面を研磨する工程と、前記第２，第３の保護膜を
除去した後、前記第１の保護膜を第２のストッパ層に、
再度、前記絶縁膜の表面を研磨する工程とからなってい
る。
あっては、半導体基板上に第１の保護膜を形成する工程
と、前記第１の保護膜上に第２の保護膜を形成する工程
と、前記第１，第２の保護膜の一部をそれぞれ除去した
後、前記半導体基板の表面に狭域の第１の溝および広域
の第２の溝を形成する工程と、前記第１，第２の溝の形
成された前記半導体基板上に、その表面の凹凸に沿って
絶縁膜を形成する工程と、前記第２の溝に対応する、前
記絶縁膜上に第３の保護膜を形成する工程と、前記第
２，第３の保護膜を第１のストッパ層として、前記絶縁
膜の表面を研磨する工程と、前記第２，第３の保護膜を
除去した後、前記第１の保護膜を第２のストッパ層に、
再度、前記絶縁膜の表面を研磨する工程とからなってい
る。
【００１４】さらに、この発明の半導体装置の製造方法
にあっては、半導体基板上に第１の保護膜を形成する工
程と、前記第１の保護膜上に第２の保護膜を形成する工
程と、前記第１，第２の保護膜の一部をそれぞれ除去し
た後、前記半導体基板の表面に狭域の第１の溝および広
域の第２の溝を形成する工程と、前記第１，第２の溝の
形成された前記半導体基板上に、その表面の凹凸に沿っ
て絶縁膜を形成する工程と、前記第２の溝に対応する、
前記絶縁膜上に第３の保護膜を形成する工程と、前記第
２，第３の保護膜を第１のストッパ層として、前記絶縁
膜の表面を研磨する工程と、少なくとも前記第２の保護
膜を除去した後、前記第１，第３の保護膜を第２のスト
ッパ層に、再度、前記絶縁膜の表面を研磨する工程とか
らなっている。
にあっては、半導体基板上に第１の保護膜を形成する工
程と、前記第１の保護膜上に第２の保護膜を形成する工
程と、前記第１，第２の保護膜の一部をそれぞれ除去し
た後、前記半導体基板の表面に狭域の第１の溝および広
域の第２の溝を形成する工程と、前記第１，第２の溝の
形成された前記半導体基板上に、その表面の凹凸に沿っ
て絶縁膜を形成する工程と、前記第２の溝に対応する、
前記絶縁膜上に第３の保護膜を形成する工程と、前記第
２，第３の保護膜を第１のストッパ層として、前記絶縁
膜の表面を研磨する工程と、少なくとも前記第２の保護
膜を除去した後、前記第１，第３の保護膜を第２のスト
ッパ層に、再度、前記絶縁膜の表面を研磨する工程とか
らなっている。
【００１５】この発明の半導体装置の製造方法によれ
ば、絶縁膜の表面を多段階的に平坦化できるようにな
る。これにより、半導体基板上の絶縁膜の表面までの段
差を小さく抑えることが可能となるものである。
ば、絶縁膜の表面を多段階的に平坦化できるようにな
る。これにより、半導体基板上の絶縁膜の表面までの段
差を小さく抑えることが可能となるものである。
【００１６】
【発明の実施の形態】以下、この発明の実施の一形態に
ついて図面を参照して説明する。図１〜図８は、本発明
にかかる、半導体装置の製造方法を概略的に示すもので
ある。なお、ここでは、素子間に埋め込み型の絶縁領域
を設けて素子分離を行う、いわゆる、埋め込み素子分離
を例に説明する。
ついて図面を参照して説明する。図１〜図８は、本発明
にかかる、半導体装置の製造方法を概略的に示すもので
ある。なお、ここでは、素子間に埋め込み型の絶縁領域
を設けて素子分離を行う、いわゆる、埋め込み素子分離
を例に説明する。
【００１７】まず、半導体基板としてのＳｉ基板１１上
に、たとえば、熱酸化により形成された２００オングス
トローム程度の膜厚のＳｉ酸化膜（ＳｉＯ2 膜）１２を
介して、ＬＰ−ＣＶＤ法によって、１０００オングスト
ローム程度の膜厚のＳｉＮ膜（第１の保護膜）１３、お
よび、３０００オングストローム程度の膜厚の第１の多
結晶Ｓｉ膜（第２の保護膜）１４を、それぞれ形成する
（図１参照）。
に、たとえば、熱酸化により形成された２００オングス
トローム程度の膜厚のＳｉ酸化膜（ＳｉＯ2 膜）１２を
介して、ＬＰ−ＣＶＤ法によって、１０００オングスト
ローム程度の膜厚のＳｉＮ膜（第１の保護膜）１３、お
よび、３０００オングストローム程度の膜厚の第１の多
結晶Ｓｉ膜（第２の保護膜）１４を、それぞれ形成する
（図１参照）。
【００１８】次に、図示していないレジスト膜などをパ
ターニングしてマスクを形成した後、そのマスクにした
がって、素子分離領域となる部分の、上記第１の多結晶
Ｓｉ膜１４、上記ＳｉＮ膜１３、および、上記Ｓｉ酸化
膜１２をそれぞれ含んで、その下のＳｉ基板１１を除去
することにより、狭域の凹部（第１の溝）１５と広域の
凹部（第２の溝）１６とを形成する（図２参照）。
ターニングしてマスクを形成した後、そのマスクにした
がって、素子分離領域となる部分の、上記第１の多結晶
Ｓｉ膜１４、上記ＳｉＮ膜１３、および、上記Ｓｉ酸化
膜１２をそれぞれ含んで、その下のＳｉ基板１１を除去
することにより、狭域の凹部（第１の溝）１５と広域の
凹部（第２の溝）１６とを形成する（図２参照）。
【００１９】この凹部１５，１６の形成は、たとえば、
ＨＢｒガスを用いたＲＩＥ（Reactive Ion Etching）法
により、Ｓｉ基板１１に３０００オングストローム程度
の深さの溝を異方的に形成することで行われる。
ＨＢｒガスを用いたＲＩＥ（Reactive Ion Etching）法
により、Ｓｉ基板１１に３０００オングストローム程度
の深さの溝を異方的に形成することで行われる。
【００２０】このようにして、Ｓｉ基板１１の表面に凹
部１５，１６が選択的に形成されることにより、その上
面に、上記Ｓｉ酸化膜１２を介して、上記ＳｉＮ膜１３
および上記第１の多結晶Ｓｉ膜１４がそれぞれ積層され
てなる凸部（素子形成領域）１７が形成される。
部１５，１６が選択的に形成されることにより、その上
面に、上記Ｓｉ酸化膜１２を介して、上記ＳｉＮ膜１３
および上記第１の多結晶Ｓｉ膜１４がそれぞれ積層され
てなる凸部（素子形成領域）１７が形成される。
【００２１】次に、上記Ｓｉ基板１１上の全面にわたっ
て、上記凹部１５，１６を埋め込むための埋め込み絶縁
膜１８を形成する（図３参照）。この埋め込み絶縁膜１
８は、たとえば、ＴＥＯＳ膜などのＳｉ酸化膜からな
り、ＬＰ−ＣＶＤ法により５０００オングストローム程
度の膜厚で形成される。
て、上記凹部１５，１６を埋め込むための埋め込み絶縁
膜１８を形成する（図３参照）。この埋め込み絶縁膜１
８は、たとえば、ＴＥＯＳ膜などのＳｉ酸化膜からな
り、ＬＰ−ＣＶＤ法により５０００オングストローム程
度の膜厚で形成される。
【００２２】次に、上記埋め込み絶縁膜１８の表面の、
たとえば、広域にわたって比較的大きい面積をもって形
成された上記凹部１６に対応する部分にのみ、第３の保
護膜としての第２の多結晶Ｓｉ膜１９を選択的に形成す
る（図４参照）。
たとえば、広域にわたって比較的大きい面積をもって形
成された上記凹部１６に対応する部分にのみ、第３の保
護膜としての第２の多結晶Ｓｉ膜１９を選択的に形成す
る（図４参照）。
【００２３】この第２の多結晶Ｓｉ膜１９は、たとえ
ば、上記埋め込み絶縁膜１８の全面にＬＰ−ＣＶＤ法に
より多結晶Ｓｉを形成した後、それを、ＲＩＥ法などに
よって上記凹部１６の表面にのみ残すようにパターニン
グすることで形成される。
ば、上記埋め込み絶縁膜１８の全面にＬＰ−ＣＶＤ法に
より多結晶Ｓｉを形成した後、それを、ＲＩＥ法などに
よって上記凹部１６の表面にのみ残すようにパターニン
グすることで形成される。
【００２４】次に、ＣｅＯ2 などの研磨剤を用いたＣＭ
Ｐ（Chemical Mechanical Polishing ）処理を行って、
上記第１，第２の多結晶Ｓｉ膜１４，１９を、それぞれ
第１のストッパ層とする第１の研磨工程を実施する（図
５参照）。
Ｐ（Chemical Mechanical Polishing ）処理を行って、
上記第１，第２の多結晶Ｓｉ膜１４，１９を、それぞれ
第１のストッパ層とする第１の研磨工程を実施する（図
５参照）。
【００２５】この第１の研磨工程では、上記埋め込み絶
縁膜１８の表面の凹凸を緩和するようにして、研磨が行
われる。そして、上記埋め込み絶縁膜１８の表面が研磨
され、ある程度、たとえば上記第１，第２の多結晶Ｓｉ
膜１４，１９のすべてが研磨される前に、第１の研磨工
程は終了される。
縁膜１８の表面の凹凸を緩和するようにして、研磨が行
われる。そして、上記埋め込み絶縁膜１８の表面が研磨
され、ある程度、たとえば上記第１，第２の多結晶Ｓｉ
膜１４，１９のすべてが研磨される前に、第１の研磨工
程は終了される。
【００２６】この後、上記第１，第２の多結晶Ｓｉ膜１
４，１９を選択的に除去し、上記第１の多結晶Ｓｉ膜１
４の下のＳｉＮ膜１３の表面を露出させる（図６参
照）。次いで、ＣｅＯ2 などの研磨剤を用いたＣＭＰ処
理を行って、今度は、上記ＳｉＮ膜１３を第２のストッ
パ層とする第２の研磨工程を実施する（図７参照）。
４，１９を選択的に除去し、上記第１の多結晶Ｓｉ膜１
４の下のＳｉＮ膜１３の表面を露出させる（図６参
照）。次いで、ＣｅＯ2 などの研磨剤を用いたＣＭＰ処
理を行って、今度は、上記ＳｉＮ膜１３を第２のストッ
パ層とする第２の研磨工程を実施する（図７参照）。
【００２７】この第２の研磨工程では、上記Ｓｉ基板１
１における凸部１７の表面から、上記凹部１５，１６内
にそれぞれ埋込まれた埋め込み絶縁膜１８の表面までの
高さがより小さくなるように、上記埋め込み絶縁膜１８
の表面のさらなる研磨が行われる。
１における凸部１７の表面から、上記凹部１５，１６内
にそれぞれ埋込まれた埋め込み絶縁膜１８の表面までの
高さがより小さくなるように、上記埋め込み絶縁膜１８
の表面のさらなる研磨が行われる。
【００２８】これにより、素子分離領域となる凹部１
５，１６内にそれぞれ埋め込み絶縁膜１８を埋め込んで
なる埋め込み型の絶縁領域が形成されて、素子形成領域
である凸部１７の相互が素子分離される。
５，１６内にそれぞれ埋め込み絶縁膜１８を埋め込んで
なる埋め込み型の絶縁領域が形成されて、素子形成領域
である凸部１７の相互が素子分離される。
【００２９】そして、最後に、上記埋め込み絶縁膜１８
の表面に露出する上記ＳｉＮ膜１３を選択的に除去し、
平坦化処理を終了する（図８参照）。しかる後、上記凸
部１７に対する半導体素子の作成工程などを経ることに
より、素子間を埋め込み型の絶縁領域により素子分離し
てなる埋め込み素子分離構造（ＳＴＩ）を有する半導体
装置が形成される。
の表面に露出する上記ＳｉＮ膜１３を選択的に除去し、
平坦化処理を終了する（図８参照）。しかる後、上記凸
部１７に対する半導体素子の作成工程などを経ることに
より、素子間を埋め込み型の絶縁領域により素子分離し
てなる埋め込み素子分離構造（ＳＴＩ）を有する半導体
装置が形成される。
【００３０】このとき、平坦化後の上記埋め込み絶縁膜
１８の表面までの段差を小さく、しかも、Ｓｉ基板１１
の面内においてほぼ均一化することが可能となる。した
がって、埋め込み絶縁膜１８上にデポしたゲート材料
（図示していない）をＲＩによって加工してゲート配線
を形成する際に、表面までの高さが大きい埋め込み絶縁
膜１８の側壁部分にゲート材料が残ってゲート配線間シ
ョートを引き起こすといった不具合を容易に改善できる
など、何ら支障をきたすことなく、後工程を良好に行え
るようになるものである。
１８の表面までの段差を小さく、しかも、Ｓｉ基板１１
の面内においてほぼ均一化することが可能となる。した
がって、埋め込み絶縁膜１８上にデポしたゲート材料
（図示していない）をＲＩによって加工してゲート配線
を形成する際に、表面までの高さが大きい埋め込み絶縁
膜１８の側壁部分にゲート材料が残ってゲート配線間シ
ョートを引き起こすといった不具合を容易に改善できる
など、何ら支障をきたすことなく、後工程を良好に行え
るようになるものである。
【００３１】上記したように、埋め込み絶縁膜の表面を
多段階的に平坦化するようにしている。すなわち、Ｓｉ
基板上にＳｉＮ膜と多結晶Ｓｉ膜とを積層して保護膜を
形成し、まずは、保護膜の上層にあたる多結晶Ｓｉ膜を
ストッパとしたＣＭＰを行って埋め込み絶縁膜の表面の
凹凸を緩和させた後、再度、保護膜の下層にあたるＳｉ
Ｎ膜をストッパとしたＣＭＰを行って埋め込み絶縁膜の
さらなる平坦化を実施するようにしている。これによ
り、Ｓｉ基板上の保護膜が薄く残るようにＣＭＰ処理を
制御できるようになるため、パターンの多様化などによ
らず、Ｓｉ基板上の埋め込み絶縁膜の表面までの段差を
小さく抑えることが可能となる。したがって、平坦化後
の埋め込み絶縁膜の表面までの高さに起因する、ゲート
配線間ショートを防ぐことが可能となるなど、後工程を
何ら支障なく良好に行い得るようになるものである。
多段階的に平坦化するようにしている。すなわち、Ｓｉ
基板上にＳｉＮ膜と多結晶Ｓｉ膜とを積層して保護膜を
形成し、まずは、保護膜の上層にあたる多結晶Ｓｉ膜を
ストッパとしたＣＭＰを行って埋め込み絶縁膜の表面の
凹凸を緩和させた後、再度、保護膜の下層にあたるＳｉ
Ｎ膜をストッパとしたＣＭＰを行って埋め込み絶縁膜の
さらなる平坦化を実施するようにしている。これによ
り、Ｓｉ基板上の保護膜が薄く残るようにＣＭＰ処理を
制御できるようになるため、パターンの多様化などによ
らず、Ｓｉ基板上の埋め込み絶縁膜の表面までの段差を
小さく抑えることが可能となる。したがって、平坦化後
の埋め込み絶縁膜の表面までの高さに起因する、ゲート
配線間ショートを防ぐことが可能となるなど、後工程を
何ら支障なく良好に行い得るようになるものである。
【００３２】なお、上記した本発明の実施の一形態にお
いては、埋め込み絶縁膜の表面の、広域の凹部に対応す
る部分に第３の保護膜として多結晶Ｓｉ膜を形成するよ
うにした場合について説明したが、これに限らず、上記
埋め込み絶縁膜よりも研磨されにくく、しかも、上記Ｓ
ｉＮ膜に対して選択的に除去することが可能な材質の
膜、たとえば、カーボン膜、または、チタン（Ｔｉ）
膜、ＴｉＮ（チタンナイトライド）膜、Ｗ（タングステ
ン）膜、ＷＳｉ（タングステンシリサイド）膜、およ
び、Ａｌ（アルミニウム）膜などの金属膜を用いること
も可能である。
いては、埋め込み絶縁膜の表面の、広域の凹部に対応す
る部分に第３の保護膜として多結晶Ｓｉ膜を形成するよ
うにした場合について説明したが、これに限らず、上記
埋め込み絶縁膜よりも研磨されにくく、しかも、上記Ｓ
ｉＮ膜に対して選択的に除去することが可能な材質の
膜、たとえば、カーボン膜、または、チタン（Ｔｉ）
膜、ＴｉＮ（チタンナイトライド）膜、Ｗ（タングステ
ン）膜、ＷＳｉ（タングステンシリサイド）膜、およ
び、Ａｌ（アルミニウム）膜などの金属膜を用いること
も可能である。
【００３３】また、第１の保護膜としてＳｉＮ膜を、第
２の保護膜として多結晶Ｓｉ膜をそれぞれ用いる場合に
限らず、たとえば、第１の保護膜に多結晶Ｓｉ膜を、第
２の保護膜にＳｉＮ膜を用いるようにしてもよい。
２の保護膜として多結晶Ｓｉ膜をそれぞれ用いる場合に
限らず、たとえば、第１の保護膜に多結晶Ｓｉ膜を、第
２の保護膜にＳｉＮ膜を用いるようにしてもよい。
【００３４】この場合、上記第３の保護膜としてはＳｉ
Ｎ膜を用いるか、もしくは、カーボン膜または上記した
各種の金属膜を用いるようにすればよい。また、ＣｅＯ
2 以外の研磨剤を用いることも可能であり、その場合に
も、第１，第２，第３の保護膜にそれぞれ埋め込み絶縁
膜よりも研磨されにくい材質の膜を用いるとともに、第
２，第３の保護膜を第１の保護膜に対して選択的に除去
できるような材質の膜を選択すればよい。
Ｎ膜を用いるか、もしくは、カーボン膜または上記した
各種の金属膜を用いるようにすればよい。また、ＣｅＯ
2 以外の研磨剤を用いることも可能であり、その場合に
も、第１，第２，第３の保護膜にそれぞれ埋め込み絶縁
膜よりも研磨されにくい材質の膜を用いるとともに、第
２，第３の保護膜を第１の保護膜に対して選択的に除去
できるような材質の膜を選択すればよい。
【００３５】さらに、第１の研磨工程が終了した後に、
第１，第２の多結晶Ｓｉ膜（第２，第３の保護膜）を共
に除去するようにした場合に限らず、たとえば図９に示
すように、第１の多結晶Ｓｉ膜１４のみを除去した後、
その下層のＳｉＮ膜（第１の保護膜）１３と第２の多結
晶Ｓｉ膜１９とをそれぞれストッパ層として第２の研磨
工程を実施するようにしてもよい。
第１，第２の多結晶Ｓｉ膜（第２，第３の保護膜）を共
に除去するようにした場合に限らず、たとえば図９に示
すように、第１の多結晶Ｓｉ膜１４のみを除去した後、
その下層のＳｉＮ膜（第１の保護膜）１３と第２の多結
晶Ｓｉ膜１９とをそれぞれストッパ層として第２の研磨
工程を実施するようにしてもよい。
【００３６】この場合、埋め込み絶縁膜１８の表面の、
広域の凹部１６に対応する部分に存在する第２の多結晶
Ｓｉ膜１９により、さらに、広域の凹部１６に対応する
部分での埋め込み絶縁膜１８の膜べりをより効果的に防
止できる。
広域の凹部１６に対応する部分に存在する第２の多結晶
Ｓｉ膜１９により、さらに、広域の凹部１６に対応する
部分での埋め込み絶縁膜１８の膜べりをより効果的に防
止できる。
【００３７】ただし、この方法の場合、第１，第２，第
３の保護膜として、第２の保護膜（１４）が第１，第３
の保護膜（１３，１９）に対して選択的に除去できるよ
うな材質の膜を、それぞれ選択する必要がある。その
他、この発明の要旨を変えない範囲において、種々変形
実施可能なことは勿論である。
３の保護膜として、第２の保護膜（１４）が第１，第３
の保護膜（１３，１９）に対して選択的に除去できるよ
うな材質の膜を、それぞれ選択する必要がある。その
他、この発明の要旨を変えない範囲において、種々変形
実施可能なことは勿論である。
【００３８】
【発明の効果】以上、詳述したようにこの発明によれ
ば、平坦化後の絶縁膜の表面までの段差を小さくでき、
後工程を良好に行えるようにすることが可能な半導体装
置の製造方法を提供できる。
ば、平坦化後の絶縁膜の表面までの段差を小さくでき、
後工程を良好に行えるようにすることが可能な半導体装
置の製造方法を提供できる。
【図１】この発明の実施の一形態にかかる、半導体装置
の製造方法を概略的に示す要部の断面図。
の製造方法を概略的に示す要部の断面図。
【図２】同じく、半導体装置の製造方法を概略的に示す
要部の断面図。
要部の断面図。
【図３】同じく、半導体装置の製造方法を概略的に示す
要部の断面図。
要部の断面図。
【図４】同じく、半導体装置の製造方法を概略的に示す
要部の断面図。
要部の断面図。
【図５】同じく、半導体装置の製造方法を概略的に示す
要部の断面図。
要部の断面図。
【図６】同じく、半導体装置の製造方法を概略的に示す
要部の断面図。
要部の断面図。
【図７】同じく、半導体装置の製造方法を概略的に示す
要部の断面図。
要部の断面図。
【図８】同じく、半導体装置の製造方法を概略的に示す
要部の断面図。
要部の断面図。
【図９】この発明の実施の他の形態にかかる、半導体装
置の製造方法を概略的に示す要部の断面図。
置の製造方法を概略的に示す要部の断面図。
【図１０】従来技術とその問題点を説明するために示
す、半導体装置の製造方法の概略断面図。
す、半導体装置の製造方法の概略断面図。
１１…Ｓｉ基板 １２…Ｓｉ酸化膜 １３…ＳｉＮ膜 １４…第１の多結晶Ｓｉ膜 １５，１６…凹部 １７…凸部 １８…埋め込み絶縁膜 １９…第２の多結晶Ｓｉ膜。
Claims (14)
- 【請求項１】 半導体基板上に、第１，第２の保護膜を
順に形成する工程と、 前記第１，第２の保護膜の一部をそれぞれ除去した後、
前記半導体基板の表面に溝を形成する工程と、 前記溝の形成された前記半導体基板上に、その表面の凹
凸に沿って絶縁膜を形成する工程と、 前記絶縁膜の表面を、前記第２の保護膜を第１のストッ
パ層として研磨する工程と、 前記第２の保護膜を除去した後、前記第１の保護膜を第
２のストッパ層に、再度、前記絶縁膜の表面を研磨する
工程とからなることを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記第２の保護膜は、前記第１の保護膜
に対して選択的に除去することが可能な材質の膜により
形成されることを特徴とする請求項１に記載の半導体装
置の製造方法。 - 【請求項３】 前記第１，第２の保護膜は、前記絶縁膜
より研磨の速度が遅い材質の膜により形成されることを
特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項４】 前記絶縁膜はＳｉＯ2 膜により、前記第
１の保護膜はＳｉＮ膜により、前記第２の保護膜は多結
晶Ｓｉ膜により、それぞれ形成されることを特徴とする
請求項１に記載の半導体装置の製造方法。 - 【請求項５】 半導体基板上に第１の保護膜を形成する
工程と、 前記第１の保護膜上に第２の保護膜を形成する工程と、 前記第１，第２の保護膜の一部をそれぞれ除去した後、
前記半導体基板の表面に狭域の第１の溝および広域の第
２の溝を形成する工程と、 前記第１，第２の溝の形成された前記半導体基板上に、
その表面の凹凸に沿って絶縁膜を形成する工程と、 前記第２の溝に対応する、前記絶縁膜上に第３の保護膜
を形成する工程と、 前記第２，第３の保護膜を第１のストッパ層として、前
記絶縁膜の表面を研磨する工程と、 前記第２，第３の保護膜を除去した後、前記第１の保護
膜を第２のストッパ層に、再度、前記絶縁膜の表面を研
磨する工程とからなることを特徴とする半導体装置の製
造方法。 - 【請求項６】 前記第２，第３の保護膜は、前記第１の
保護膜に対して選択的に除去することが可能な材質の膜
により形成されることを特徴とする請求項５に記載の半
導体装置の製造方法。 - 【請求項７】 前記第１，第２，第３の保護膜は、前記
絶縁膜より研磨の速度が遅い材質の膜により形成される
ことを特徴とする請求項５に記載の半導体装置の製造方
法。 - 【請求項８】 前記絶縁膜はＳｉＯ2 膜により、前記第
１の保護膜はＳｉＮ膜により、前記第２の保護膜は多結
晶Ｓｉ膜により、前記第３の保護膜は多結晶Ｓｉ膜、カ
ーボン膜、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、ＷＳｉ膜、また
は、Ａｌ膜のいずれかにより、それぞれ形成されること
を特徴とする請求項５に記載の半導体装置の製造方法。 - 【請求項９】 前記絶縁膜はＳｉＯ2 膜により、前記第
１の保護膜は多結晶Ｓｉ膜により、前記第２の保護膜は
ＳｉＮ膜により、前記第３の保護膜はＳｉＮ膜、カーボ
ン膜、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、ＷＳｉ膜、または、Ａ
ｌ膜のいずれかにより、それぞれ形成されることを特徴
とする請求項５に記載の半導体装置の製造方法。 - 【請求項１０】 半導体基板上に第１の保護膜を形成す
る工程と、 前記第１の保護膜上に第２の保護膜を形成する工程と、 前記第１，第２の保護膜の一部をそれぞれ除去した後、
前記半導体基板の表面に狭域の第１の溝および広域の第
２の溝を形成する工程と、 前記第１，第２の溝の形成された前記半導体基板上に、
その表面の凹凸に沿って絶縁膜を形成する工程と、 前記第２の溝に対応する、前記絶縁膜上に第３の保護膜
を形成する工程と、 前記第２，第３の保護膜を第１のストッパ層として、前
記絶縁膜の表面を研磨する工程と、 少なくとも前記第２の保護膜を除去した後、前記第１，
第３の保護膜を第２のストッパ層に、再度、前記絶縁膜
の表面を研磨する工程とからなることを特徴とする半導
体装置の製造方法。 - 【請求項１１】 前記第２の保護膜は、前記第１，第３
の保護膜に対して選択的に除去することが可能な材質の
膜により形成されることを特徴とする請求項１０に記載
の半導体装置の製造方法。 - 【請求項１２】 前記第１，第２，第３の保護膜は、前
記絶縁膜より研磨の速度が遅い材質の膜により形成され
ることを特徴とする請求項１０に記載の半導体装置の製
造方法。 - 【請求項１３】 前記絶縁膜はＳｉＯ2 膜により、前記
第１の保護膜はＳｉＮ膜により、前記第２の保護膜は多
結晶Ｓｉ膜により、前記第３の保護膜はＳｉＮ膜、カー
ボン膜、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、ＷＳｉ膜、または、
Ａｌ膜のいずれかにより、それぞれ形成されることを特
徴とする請求項１０に記載の半導体装置の製造方法。 - 【請求項１４】 前記絶縁膜はＳｉＯ2 膜により、前記
第１の保護膜は多結晶Ｓｉ膜により、前記第２の保護膜
はＳｉＮ膜により、前記第３の保護膜は多結晶Ｓｉ膜、
カーボン膜、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、ＷＳｉ膜、また
は、Ａｌ膜のいずれかにより、それぞれ形成されること
を特徴とする請求項１０に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20733596A JPH1050821A (ja) | 1996-08-06 | 1996-08-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20733596A JPH1050821A (ja) | 1996-08-06 | 1996-08-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1050821A true JPH1050821A (ja) | 1998-02-20 |
Family
ID=16538049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20733596A Pending JPH1050821A (ja) | 1996-08-06 | 1996-08-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1050821A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399986B1 (ko) * | 2001-03-20 | 2003-09-29 | 삼성전자주식회사 | 셸로우트렌치 소자분리방법 |
| US10121677B2 (en) | 2015-04-28 | 2018-11-06 | Toshiba Memory Corporation | Manufacturing method of semiconductor device |
-
1996
- 1996-08-06 JP JP20733596A patent/JPH1050821A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100399986B1 (ko) * | 2001-03-20 | 2003-09-29 | 삼성전자주식회사 | 셸로우트렌치 소자분리방법 |
| US10121677B2 (en) | 2015-04-28 | 2018-11-06 | Toshiba Memory Corporation | Manufacturing method of semiconductor device |
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