JPH0799237A - 集積回路の製造方法 - Google Patents

集積回路の製造方法

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JPH0799237A
JPH0799237A JP6164692A JP16469294A JPH0799237A JP H0799237 A JPH0799237 A JP H0799237A JP 6164692 A JP6164692 A JP 6164692A JP 16469294 A JP16469294 A JP 16469294A JP H0799237 A JPH0799237 A JP H0799237A
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John M Boyd
ジョン・マルコルム・ボイド
Joseph P Ellul
ジョセフ・ポール・エルル
Sing P Tay
シン・ピン・タイ
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Abstract

(57)【要約】 【目的】 集積回路用のような半導体基板中で充分に平
面化された溝分離領域、例えば、溝分離フィールド・オ
キサイド領域、または薄膜半導体デバイスが形成される
溝分離半導体領域を形成する方法を提供する。 【構成】 溝充填材料の一様な層および化学機械研磨レ
ジスト材料の一様な層の少なくとも1つの層で溝を充填
し、溝内の化学機械研磨レジスト層は、その溝の中心領
域において、半導体基板の化学機械研磨レジスト材料の
表面層と同一面の停止層を供給し、その結果製造された
構造を、化学機械研摩によって平面化し、基板の平面上
に延びる層および溝の中心領域の研磨停止層の同一面を
選択的に除去する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、化学機械研磨による平
面化を用いて集積回路を製造する方法に関する。
【0002】
【従来の技術】VLSIおよびULSI集積回路の製造
において、たとえば「浅い溝」の技術として知られてい
るプロセスのような充分に窪んだ分離部をサブミクロン
製造工程で使用することにより、非平面表面に関する表
面トポグラフィに関する問題を軽減させている。
【0003】典型的には、以下ような方法で形成され
る: 1.フィールド領域中で溝をパターン化してエッチング
し; 2.典型的にはオキサイド(たとえば、二酸化シリコ
ン)のような誘電材料で溝を満たし、不活性化し; 3.ウェハ表面を平面化する。
【0004】集積回路を製造する間にウェハを平面化す
る方法、たとえば、ブロックレジストとレジストエッチ
バックおよびブロックレジストとガラス上のスピンが数
多く知られている。有望で単純な選択方法は、化学機械
研摩(CMP)である。CMPは、付加的なマスキング
またはコーティング・ステップなしで完全なウェハ平面
化を行うことができる。
【0005】
【発明が解決しようとする課題】しかしながら、溝の平
面化を行うCMPの困難さの一つは、広い溝(すなわ
ち、〜30μm)、典型的には、充分に窪んだフィール
ド構造で起こる「へこみ」効果である。特に、この「へ
こみ」は、100μmより広い溝の場合に厳しく、研磨
中の「へこみ」効果は、広い溝中の誘電体の厚さを減少
させる。このため、研磨効果を減少させ制御するため
に、研磨プロセス、装置および材料を修正するために大
きな努力が必要となる。
【0006】
【課題を解決するための手段】本発明は、上記の問題を
解決するために化学機械研摩を使用した平面化による集
積回路の製造方法を提供する。
【0007】本発明の一見地によれば、化学機械研磨レ
ジスト材料の表面層を有し、急な側壁溝を内部に形成す
る半導体基板を供給し、溝充填材料の一様層および化学
機械研磨レジスト材料の一様層の少くとも一つの層で溝
を充填し、溝内の化学機械研磨レジスト層は、その溝の
中心領域において、半導体基板の化学機械研磨レジスト
材料の表面層と同一面の停止層を供給し、その結果製造
された構造を、化学機械研摩によって平面化し、基板の
平面上に延びる層および溝の中心領域の研磨停止層の同
一面を選択的に除去する集積回路の製造方法が提供され
る。
【0008】このように、化学機械研摩をする間に広い
溝内にできる溝充填層のへこみは、化学機械エッチング
停止層を広い溝内に供給することによって避けることが
できる。好ましくは、化学機械研磨レジスト材料層は、
溝の中心領域において基板の化学機械研磨レジスト材料
の表面層の厚さと等しい厚さを有する停止層を形成し、
化学機械研磨レジスト材料層を除去した後に、凹部溝分
離領域に充分に平面化された基板表面が供給される。
【0009】本発明の他の見地によれば、化学機械研磨
停止層とその上部の第1の誘電体層を有し、急な側壁溝
を内部に形成するための半導体基板を供給し、溝に隣接
する第1の誘電体の表面の全体に延びる溝充填材料の一
様な層によって溝を充填し、一様な溝充填層の厚さは半
導体基板の表面と同一平面上の溝の中心を満たすために
十分であり、第2の化学機械研磨停止層の一様な層を、
溝の中心の第2の研磨停止層部が基板表面上の第1の研
磨停止層部の表面と同一平面上になるように全体的に供
給し、その結果製造された構造において、第1の研磨停
止層および第2の研磨停止層の面より上方にある第2の
誘電体層および第2の研磨停止層を除去する集積回路の
製造方法が提供される。
【0010】好ましくは、一様な溝充填層は、第1の誘
電材料の一様な層と、第2の半導体材料の一様な層を含
み、化学機械研磨による平面化ステップの後、溝分離半
導体井戸領域が選択された溝中に供給される。充分に窪
んだ溝分離領域は、同じプロセスステップ中で形成され
る。その後、溝で分離された半導体井戸領域および半導
体基板中に、従来の処理ステップによって、薄膜トラン
ジスタおよびMOSトランジスタのような充分な組込み
構造が形成される。平面接点は、複数のデバイスに供給
できる利点がある。
【0011】したがって、セルフアライン組込み平面デ
バイス構造は、追加のフォトリソグラフィ・マスキング
・ステップを使用しないで形成できる。複合アナログB
iCMOS、CMOSおよびバイポーラ回路用の溝分離
構造は、少ない数のマスク・レベルおよびプロセスステ
ップで形成できる。
【0012】したがって、本発明では、従来の問題を避
けまたは減少できる集積回路を製造する方法を提供でき
る。
【0013】
【作用】溝充填材料の一様な層および化学機械研磨レジ
スト材料の一様な層の少なくとも1つの層で溝を充填
し、溝内の化学機械研磨レジスト層は、その溝の中心領
域において、半導体基板の化学機械研磨レジスト材料の
表面層と同一面の停止層を供給し、その結果製造された
構造を、化学機械研摩によって平面化し、基板の平面上
に延びる層および溝の中心領域の研磨停止層の同一面を
選択的に除去する。広い溝の中心領域の化学機械研磨レ
ジスト層は、エッチング停止層を形成し、それによっ
て、ウェハを平面化する間に、化学機械研磨溝によって
溝充填層が窪むことを防止する。
【0014】
【実施例】
実施例1 図1から図3は本発明の第1の実施例における溝分離領
域を形成する連続した段階における、部分的に組み立て
られた集積回路構成の一部を示す断面図を示す図であ
る。本発明の第1の実施例による集積回路を形成する方
法においては、集積回路用の基板は、図1で示すよう
に、Pタイプの<100>半導体シリコン・ウェハ(基
板)32の形で供給される。基板ウェハ32には、研磨
をストップさせる化学機械研磨(CMP)レジスト材料
の第1のCMPレジスト層34(たとえば、窒化珪素、
炭化珪素、窒化ボロン、あるいは他の適当なCMPレジ
スト材料)、および誘電材料(たとえば、二酸化シリコ
ン)で構成される第1の誘電体層36が供給される。
【0015】溝分離領域38は、たとえば、フォトレジ
ストおよびパターン化によるコーティングを含んだ従来
の写真製版ステップによって基板上に形成される。急な
側溝40および41は、従来の公知の異方性エッチング
方法によって基板32中に形成される。
【0016】その後、誘電材料の一様な第2の誘電体層
42が、溝40および41(図2)を満たすために全面
に堆積される。この第2の誘電体層は、たとえば、CV
D二酸化シリコンの一様な層によって構成される。第2
の誘電体層42の厚さは、広い溝41を基板の表面層4
6のレベルまで満たし、幅狭溝41を完全に満たすよう
に決められる。第2の誘電体層42は溝(図2)に隣接
する第1の誘電体層36の上に延びる。
【0017】その後、化学機械研磨レジスト材料の第2
のCMPレジスト層48は、均等に全面に堆積される。
第2のCMPレジスト層48の厚さは、第1のCMPレ
ジスト層34の厚さと同じであり、広い溝の中心の第2
のCMPレジスト層48の表面50が半導体基板の表面
46上に供給された第1のCMPレジスト層34の表面
52と同一平面になるように形成される。
【0018】その後、その結果得られる構造は、適当な
公知の化学機械研摩スラリを有する化学機械研摩によっ
て、溝に充填たされた層の一部を選択的に除去すること
によって平面化される。化学機械研摩の間に除去された
層は、第2の誘電体層42の一部、第2の研磨レジスト
層48を含む。この第2の誘電体層42の表面および第
2の研磨レジスト層48の表面50は表面52と同一平
面を構成する。
【0019】化学機械研摩プロセスによるエッチングバ
ックは、図3に示すように充分に平面化された表面を供
給する。基板表面上および溝上の第1の窒化珪素層表面
52および第2の窒化珪素層表面50は、同一平面上の
停止層を提供し、広い溝40を満した第2の誘電体層4
2を研磨するときに過度の研磨を防止する。
【0020】第1の窒化珪素層表面52および第2の窒
化珪素層表面50は、必要ならば、その後選択的に、半
導体基板表面のレベルまで除去される。
【0021】典型的には、溝誘電体分離層は、たとえ
ば、二酸化シリコンのような0.5〜0.7μmの誘電
体層で形成される。その誘電体層は、化学蒸着または
析出プロセスに先行しまたは後続する熱酸化ステップを
含む混成方法によって形成される。約400μm厚さの
窒化珪素の層は、適当な化学機械研磨レジスト層を提供
する。他の研磨停止材料は、たとえば、炭化珪素および
窒化ボロンを含む。
【0022】実施例2 図4から図7は本発明の第2の実施例における溝分離領
域を形成する連続した段階における、部分的に組み立て
られた集積回路構成の一部を示す断面図を示す図であ
る。本発明の第2の実施例による集積回路を形成する方
法において、図4から図7に示されるように、第1の実
施例におけると同様、基板132が供給され、その内部
に急な側壁を持つ溝140、141を有する。この基板
132は、基板の表面146上の化学機械研磨レジスト
層の第1のCMPレジスト134およびその上の第1の
誘電体136層を含む。溝140、141は、複数の一
様な層、たとえば、第1の誘電体層142、半導体材料
層160(たとえば、溝で分離されたデバイス井戸領域
を形成するドープされたポリシリコン)で満たされる。
【0023】第2の実施例においては、溝充填層は、第
1の実施例に述べたように、第1の誘電体層142、半
導体材料層160によって、溝140の中心領域を基板
の表面146のレベルに満たす。研磨レジスト材料の一
様な層(148)がその後堆積され、より広い溝の中心
に研磨停止層表面150を形成する。この層表面150
は、基板表面上の停止層の表面152と同一平面の表面
を有する。しかしながら、狭い溝141は、第2の誘電
体層142によって完全に満たされる。このようにし
て、化学機械研摩による平面化の後に、充分に平面化さ
れた構造が供給される(図6)。この平面化構造は、溝
分離ポリシリコンデバイス井戸領域および誘電体で充填
された分離溝領域164を有する。
【0024】この構造を形成においては、溝は、たとえ
ば、約0.5μmの厚の誘電体層142、0.1μmか
ら0.3μmの厚さのポリシリコン層(160)で満た
される。研磨停止層(148)は、たとえば、約400
オングストロームの厚さの窒化シリコン層である。研磨
停止層148は、デバイス製造プロセスを行うために、
平面化の後、選択的に除去される。
【0025】その後、図7に示すように、公知のプロセ
スステップによって、井戸内および半導体基板内にデバ
イスが形成される。たとえば、ポリシリコン薄膜トラン
ジスタおよび埋込み抵抗は、シリコン基板中に形成され
るMOSトランジスタと同時にプロセス中で供給され
る。図7に示すように、ソース、溝分離ポリシリコン領
域160およびシリコン基板132の両方の充分に平面
化された表面中のトランジスタのドレイン164領域お
よびチャネル領域166が形成された後、薄い第3の誘
電体層168、すなわち、ゲート・オキサイド層がその
上に供給される。その後、導電層170、たとえば、ポ
リシリコン層が、ゲート電極を形成するためにパターン
化され堆積される。これらのプロセスステップ、および
その次の金属化ステップは、充分に平面化されたトポグ
ラフィによって簡単になる。同一平面上の接点は、薄膜
トランジスタの抵抗電極およびソースおよびドレイン電
極に供給される。
【0026】したがって、この方法は、フォトリソグラ
フィ・マスキング・ステップを追加することなく、ポリ
シリコン・トランジスタまたは高抵抗のようなセルフア
ライン組込み平面構造を形成できる。
【0027】充分に窪んだ溝分離構造の他の応用とし
て、埋込み導体、たとえば、局所的な相互接続導体、直
流レールおよびポリシリコン・ヒューズ等を形成でき
る。
【0028】したがって、複合アナログBiCMOS用
の溝分離構造、CMOSおよびバイポーラ回路は、少な
い数のマスク・レベルおよびプロセスステップで構成さ
れ、処理コストを減少できる。
【0029】本発明の特別の実施例が詳細に記載された
が、請求の範囲に記載された範囲からはずれれることな
く多くの改造、変形及応用ができる。
【0030】
【発明の効果】本発明においては、広い溝の中心領域に
エッチング停止層が形成されるので、ウェハを平面化す
る間の化学機械研磨溝によって溝充填層が窪むこと
(「へこみ」効果)を防止できる。このために、研磨プ
ロセス、装置および材料の調整が不要となる効果があ
る。本発明は、サブミクロンVLSIおよびULSI集
積回路構造用のCMOS、バイポーラおよびバイポーラ
CMOSプロセスと互換性を有する。
【図面の簡単な説明】
【図1】本発明の第1の実施例における溝分離領域を形
成する第1の段階を示す断面図を示す図である。
【図2】本発明の第1の実施例における溝分離領域を形
成する第2の段階を示す断面図である。
【図3】本発明の第1の実施例における溝分離領域を形
成する第3の段階を示す断面図である。
【図4】本発明の第2の実施例における溝分離領域を形
成する第1の段階を示す断面図を示す図である。
【図5】本発明の第2の実施例における溝分離領域を形
成する第2の段階を示す断面図である。
【図6】本発明の第2の実施例における溝分離領域を形
成する第3の段階を示す断面図である。
【図7】本発明の第2の実施例における溝分離領域を形
成する第4の段階を示す断面図である。
【符号の説明】
32 半導体シリコン・ウェハ(基板) 34 第1のCMPレジスト層 36 第1の誘電体層 38 溝分離領域 40 幅広溝 41 幅狭溝 42 第2の誘電体層 46 半導体基板の表面 48 第2のCMPレジスト層 52 第1の窒化珪素層表面 50 第2の窒化珪素層表面 132 基板 134 第1のCMPレジスト層 136 第1の誘電体層 140 幅広溝 141 幅狭溝 142 第2の誘電体層 146 半導体基板の表面 148 第2のCMPレジスト層 150 研磨停止層表面 152 研磨停止層表面 160 溝分離ポリシリコン領域 164 分離溝領域 164 ドレイン領域 166 チャネル領域 168 薄い第3の誘電体層 170 導電層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・マルコルム・ボイド カナダ国,ケイ0エイ,3エム0,オンタ リオ,ウッドローン,ボックス 4020,ア ール アール #3,マッコーネル レー ン 121 (72)発明者 ジョセフ・ポール・エルル カナダ国,ケイ2エイチ,9エイ6,オン タリオ,ネピーン,バーンブルック クレ ッセント 27 (72)発明者 シン・ピン・タイ カナダ国,ケイ2ジェイ,2ワイ5,オン タリオ,ネピーン,ストラドウイック ア ベニュー 54

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 化学機械研磨レジスト材料の表面層を有
    し、急な側壁溝を内部に形成するための半導体基板を供
    給し、 溝充填材料の一様な層および化学機械研磨レジスト材料
    の一様な層の少なくとも1つの層で溝を充填し、溝内の
    化学機械研磨レジスト層は、その溝の中心領域におい
    て、半導体基板の化学機械研磨レジスト材料の表面層と
    同一面の停止層を供給し、 その結果製造された構造を、化学機械研摩によって平面
    化し、基板の平面上に延びる層および溝の中心領域の研
    磨停止層の同一面を選択的に除去することを特徴とする
    集積回路の製造方法。
  2. 【請求項2】 請求項1の集積回路の製造方法におい
    て、 溝の中心領域における研磨停止層を形成する化学機械研
    磨レジスト材料層を基板の化学機械研磨レジスト材料の
    表面層の厚さに等しくなるようにすることを特徴とする
    集積回路の製造方法。
  3. 【請求項3】 化学機械研磨停止層とその上部の第1の
    誘電体層を有し、急な側壁溝を内部に形成するための半
    導体基板を供給し、 溝に隣接する第1の誘電体の表面の全体に延びる溝充填
    材料の一様な層によって溝を充填し、一様な溝充填層の
    厚さは半導体基板の表面と同一平面上の溝の中心を満た
    すために十分であり、 第2の化学機械研磨停止層の一様な層を、溝の中心の第
    2の研磨停止層部が基板表面上の第1の研磨停止層部の
    表面と同一平面上になるように全体的に供給し、 その結果製造された構造において、第1の研磨停止層お
    よび第2の研磨停止層の面より上方にある第2の誘電体
    層および第2の研磨停止層を除去することを特徴とする
    集積回路の製造方法。
  4. 【請求項4】 請求項3の集積回路の製造方法におい
    て、 さらに、研磨レジスト層を選択的に除去し、充分に平面
    化された基板表面と同一平面を残すステップを含むこと
    を特徴とする集積回路の製造方法。
  5. 【請求項5】 請求項3の集積回路の製造方法におい
    て、 前記の一様な溝充填層は、第1の誘電材料の一様な層を
    堆積し、その後、第2の半導体材料の一様な層を堆積す
    ることによって形成され、それによって、平面化ステッ
    プの後、溝分離半導体井戸領域が供給されることを特徴
    とする集積回路の製造方法。
  6. 【請求項6】 請求項5の集積回路の製造方法におい
    て、 その後、研磨レジスト層を除去し、基板表面と同一平面
    の充分に平面化された表面を残し、 溝分離半導体井戸領域の表面中および半導体基板中にM
    OSトランジスタのソース、ドレインおよびチャネル領
    域を形成し、 全体的にゲート誘電材料の層を形成し、 誘電体材料層によってチャネル領域から分離された上部
    の導電材料にゲート電極を形成することを特徴とする集
    積回路の製造方法。
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CA (1) CA2125465C (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08335627A (ja) * 1995-06-07 1996-12-17 Nittetsu Semiconductor Kk 半導体装置およびその製造方法
JPH0964164A (ja) * 1995-08-24 1997-03-07 Nittetsu Semiconductor Kk 半導体装置およびその製造方法
JPH1050818A (ja) * 1996-06-26 1998-02-20 Lg Semicon Co Ltd 半導体素子の隔離膜形成方法
JPH11251271A (ja) * 1997-12-23 1999-09-17 Texas Instr Inc <Ti> 絶縁誘電体平面化のための化学的機械的研磨時の停止層としての炭化珪素
JPH11261014A (ja) * 1997-12-04 1999-09-24 Fujitsu Ltd 基板キャパシタ形成に適した化学機械的研磨による自動整列パターンの形成方法
JP2000277605A (ja) * 1999-03-24 2000-10-06 Sharp Corp 半導体装置の製造方法
US6274919B1 (en) 1995-06-07 2001-08-14 Nippon Steel Semiconductor Corporation Semiconductor device having a field-shield device isolation structure
WO2019049735A1 (ja) * 2017-09-11 2019-03-14 東京エレクトロン株式会社 絶縁膜の成膜方法、基板処理装置及び基板処理システム

Families Citing this family (97)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5773871A (en) * 1993-06-24 1998-06-30 Northern Telecom Limited Integrated circuit structure and method of fabrication thereof
KR0162510B1 (ko) * 1993-07-12 1999-02-01 가네꼬 히사시 반도체 장치 및 그 제조방법
JPH07245306A (ja) * 1994-01-17 1995-09-19 Sony Corp 半導体装置における膜平坦化方法
US5459096A (en) * 1994-07-05 1995-10-17 Motorola Inc. Process for fabricating a semiconductor device using dual planarization layers
US5686356A (en) 1994-09-30 1997-11-11 Texas Instruments Incorporated Conductor reticulation for improved device planarity
KR0139573B1 (ko) * 1994-12-26 1998-06-15 김주용 이중 채널 박막트랜지스터 및 그 제조방법
KR0143713B1 (ko) * 1994-12-26 1998-07-01 김주용 트랜지스터 및 그 제조 방법
US6069081A (en) * 1995-04-28 2000-05-30 International Buiness Machines Corporation Two-step chemical mechanical polish surface planarization technique
US5616513A (en) * 1995-06-01 1997-04-01 International Business Machines Corporation Shallow trench isolation with self aligned PSG layer
US5885900A (en) 1995-11-07 1999-03-23 Lucent Technologies Inc. Method of global planarization in fabricating integrated circuit devices
US5734192A (en) * 1995-12-22 1998-03-31 International Business Machines Corporation Trench isolation for active areas and first level conductors
KR100190010B1 (ko) * 1995-12-30 1999-06-01 윤종용 반도체 소자의 소자분리막 형성방법
KR100192178B1 (ko) * 1996-01-11 1999-06-15 김영환 반도체 소자의 아이솔레이션 방법
US6115233A (en) * 1996-06-28 2000-09-05 Lsi Logic Corporation Integrated circuit device having a capacitor with the dielectric peripheral region being greater than the dielectric central region
JP3688816B2 (ja) * 1996-07-16 2005-08-31 株式会社東芝 半導体装置の製造方法
US5710076A (en) * 1996-09-03 1998-01-20 Industrial Technology Research Institute Method for fabricating a sub-half micron MOSFET device with global planarization of insulator filled shallow trenches, via the use of a bottom anti-reflective coating
US5721172A (en) * 1996-12-02 1998-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned polish stop layer hard masking method for forming planarized aperture fill layers
US5972796A (en) * 1996-12-12 1999-10-26 Texas Instruments Incorporated In-situ barc and nitride etch process
US6069069A (en) * 1996-12-16 2000-05-30 Chartered Semiconductor Manufacturing, Ltd. Method for planarizing a low dielectric constant spin-on polymer using nitride etch stop
US5858870A (en) * 1996-12-16 1999-01-12 Chartered Semiconductor Manufacturing, Ltd. Methods for gap fill and planarization of intermetal dielectrics
US5968843A (en) * 1996-12-18 1999-10-19 Advanced Micro Devices, Inc. Method of planarizing a semiconductor topography using multiple polish pads
US5792707A (en) * 1997-01-27 1998-08-11 Chartered Semiconductor Manufacturing Ltd. Global planarization method for inter level dielectric layers of integrated circuits
TW334614B (en) * 1997-03-04 1998-06-21 Winbond Electronics Corp The method of forming shallow trench isolation
US5866465A (en) 1997-04-03 1999-02-02 Micron Technology, Inc. Semiconductor processing method of forming a contact opening to a region adjacent a field isolation mass
US5817567A (en) * 1997-04-07 1998-10-06 Taiwan Semiconductor Manufacturing Company Ltd. Shallow trench isolation method
JP3111924B2 (ja) * 1997-04-11 2000-11-27 日本電気株式会社 半導体装置の製造方法
AU7147798A (en) 1997-04-23 1998-11-13 Advanced Chemical Systems International, Inc. Planarization compositions for cmp of interlayer dielectrics
US6013558A (en) * 1997-08-06 2000-01-11 Vlsi Technology, Inc. Silicon-enriched shallow trench oxide for reduced recess during LDD spacer etch
US6150072A (en) * 1997-08-22 2000-11-21 Siemens Microelectronics, Inc. Method of manufacturing a shallow trench isolation structure for a semiconductor device
US5880007A (en) * 1997-09-30 1999-03-09 Siemens Aktiengesellschaft Planarization of a non-conformal device layer in semiconductor fabrication
US5928959A (en) * 1997-09-30 1999-07-27 Siemens Aktiengesellschaft Dishing resistance
US5814547A (en) * 1997-10-06 1998-09-29 Industrial Technology Research Institute Forming different depth trenches simultaneously by microloading effect
US6080042A (en) * 1997-10-31 2000-06-27 Virginia Semiconductor, Inc. Flatness and throughput of single side polishing of wafers
US6090713A (en) * 1997-12-18 2000-07-18 Advanced Micro Devices, Inc. Shallow trench isolation formation with simplified reverse planarization mask
US6555476B1 (en) 1997-12-23 2003-04-29 Texas Instruments Incorporated Silicon carbide as a stop layer in chemical mechanical polishing for isolation dielectric
US6143663A (en) * 1998-01-22 2000-11-07 Cypress Semiconductor Corporation Employing deionized water and an abrasive surface to polish a semiconductor topography
US6200896B1 (en) 1998-01-22 2001-03-13 Cypress Semiconductor Corporation Employing an acidic liquid and an abrasive surface to polish a semiconductor topography
US6093656A (en) * 1998-02-26 2000-07-25 Vlsi Technology, Inc. Method of minimizing dishing during chemical mechanical polishing of semiconductor metals for making a semiconductor device
WO1999046081A1 (en) * 1998-03-11 1999-09-16 Strasbaugh Multi-step chemical mechanical polishing process and device
US6171180B1 (en) 1998-03-31 2001-01-09 Cypress Semiconductor Corporation Planarizing a trench dielectric having an upper surface within a trench spaced below an adjacent polish stop surface
US5919714A (en) * 1998-05-06 1999-07-06 Taiwan Semiconductor Manufacturing Company, Ltd. Segmented box-in-box for improving back end overlay measurement
US5972798A (en) * 1998-05-29 1999-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Prevention of die loss to chemical mechanical polishing
KR100280487B1 (ko) 1998-06-05 2001-03-02 김영환 반도체소자에서의소자격리구조및그격리방법
US6323540B1 (en) 1998-06-10 2001-11-27 Micron Technology, Inc. Semiconductor processing method of forming a contact opening to a region adjacent a field isolation mass, and a semiconductor structure
TW370708B (en) * 1998-06-23 1999-09-21 United Microelectronics Corp Method for manufacturing shallow trench isolation structure without producing microscratches on surface of shallow trench isolation structure (revised edition)
US6017803A (en) * 1998-06-24 2000-01-25 Chartered Semiconductor Manufacturing, Ltd. Method to prevent dishing in chemical mechanical polishing
SG82606A1 (en) * 1998-06-24 2001-08-21 Chartered Semiconductor Mfg A method to prevent dishing in chemical mechanical polishing
US6077783A (en) * 1998-06-30 2000-06-20 Lsi Logic Corporation Method and apparatus for detecting a polishing endpoint based upon heat conducted through a semiconductor wafer
US6071818A (en) 1998-06-30 2000-06-06 Lsi Logic Corporation Endpoint detection method and apparatus which utilize an endpoint polishing layer of catalyst material
US6241847B1 (en) 1998-06-30 2001-06-05 Lsi Logic Corporation Method and apparatus for detecting a polishing endpoint based upon infrared signals
US6268224B1 (en) 1998-06-30 2001-07-31 Lsi Logic Corporation Method and apparatus for detecting an ion-implanted polishing endpoint layer within a semiconductor wafer
US6074517A (en) * 1998-07-08 2000-06-13 Lsi Logic Corporation Method and apparatus for detecting an endpoint polishing layer by transmitting infrared light signals through a semiconductor wafer
US6285035B1 (en) 1998-07-08 2001-09-04 Lsi Logic Corporation Apparatus for detecting an endpoint polishing layer of a semiconductor wafer having a wafer carrier with independent concentric sub-carriers and associated method
US6146975A (en) * 1998-07-10 2000-11-14 Lucent Technologies Inc. Shallow trench isolation
US6080670A (en) * 1998-08-10 2000-06-27 Lsi Logic Corporation Method of detecting a polishing endpoint layer of a semiconductor wafer which includes a non-reactive reporting specie
US6534378B1 (en) 1998-08-31 2003-03-18 Cypress Semiconductor Corp. Method for forming an integrated circuit device
US5972124A (en) * 1998-08-31 1999-10-26 Advanced Micro Devices, Inc. Method for cleaning a surface of a dielectric material
US6232231B1 (en) 1998-08-31 2001-05-15 Cypress Semiconductor Corporation Planarized semiconductor interconnect topography and method for polishing a metal layer to form interconnect
JP2000124305A (ja) * 1998-10-15 2000-04-28 Mitsubishi Electric Corp 半導体装置
US6528426B1 (en) * 1998-10-16 2003-03-04 Texas Instruments Incorporated Integrated circuit interconnect and method
US6201253B1 (en) 1998-10-22 2001-03-13 Lsi Logic Corporation Method and apparatus for detecting a planarized outer layer of a semiconductor wafer with a confocal optical system
US6566249B1 (en) 1998-11-09 2003-05-20 Cypress Semiconductor Corp. Planarized semiconductor interconnect topography and method for polishing a metal layer to form wide interconnect structures
JP2000164690A (ja) 1998-11-25 2000-06-16 Mitsubishi Electric Corp 半導体装置の製造方法
US6121147A (en) * 1998-12-11 2000-09-19 Lsi Logic Corporation Apparatus and method of detecting a polishing endpoint layer of a semiconductor wafer which includes a metallic reporting substance
US6159786A (en) * 1998-12-14 2000-12-12 Taiwan Semiconductor Manufacturing Company Well-controlled CMP process for DRAM technology
US6117779A (en) 1998-12-15 2000-09-12 Lsi Logic Corporation Endpoint detection method and apparatus which utilize a chelating agent to detect a polishing endpoint
US6528389B1 (en) * 1998-12-17 2003-03-04 Lsi Logic Corporation Substrate planarization with a chemical mechanical polishing stop layer
TW428243B (en) * 1999-01-22 2001-04-01 United Microelectronics Corp Method for enhancing the planarization of the die region and scribe line by using dummy pattern
FR2791810B1 (fr) * 1999-03-31 2001-06-22 France Telecom Procede de fabrication d'une heterostructure planaire
US6048775A (en) * 1999-05-24 2000-04-11 Vanguard International Semiconductor Corporation Method to make shallow trench isolation structure by HDP-CVD and chemical mechanical polish processes
TW448085B (en) * 1999-05-25 2001-08-01 Taiwan Semiconductor Mfg Semiconductor manufacture method
US6261914B1 (en) 1999-07-27 2001-07-17 International Business Machines Corporation Process for improving local uniformity of chemical mechanical polishing using a self-aligned polish rate enhancement layer
KR100297736B1 (ko) * 1999-08-13 2001-11-01 윤종용 트렌치 소자분리방법
US7751609B1 (en) 2000-04-20 2010-07-06 Lsi Logic Corporation Determination of film thickness during chemical mechanical polishing
US6593210B1 (en) * 2000-10-24 2003-07-15 Advanced Micro Devices, Inc. Self-aligned/maskless reverse etch process using an inorganic film
US6500717B2 (en) 2000-12-01 2002-12-31 Agere Systems Inc. Method for making an integrated circuit device with dielectrically isolated tubs and related circuit
US6969684B1 (en) 2001-04-30 2005-11-29 Cypress Semiconductor Corp. Method of making a planarized semiconductor structure
US7087979B1 (en) 2001-06-15 2006-08-08 National Semiconductor Corporation Bipolar transistor with an ultra small self-aligned polysilicon emitter
US6649482B1 (en) * 2001-06-15 2003-11-18 National Semiconductor Corporation Bipolar transistor with a silicon germanium base and an ultra small self-aligned polysilicon emitter and method of forming the transistor
US6784065B1 (en) 2001-06-15 2004-08-31 National Semiconductor Corporation Bipolar transistor with ultra small self-aligned polysilicon emitter and method of forming the transistor
EP1271631A1 (en) * 2001-06-29 2003-01-02 Interuniversitair Micro-Elektronica Centrum Vzw A method for producing semiconductor devices using chemical mechanical polishing
US6638866B1 (en) * 2001-10-18 2003-10-28 Taiwan Semiconductor Manufacturing Company Chemical-mechanical polishing (CMP) process for shallow trench isolation
KR100701674B1 (ko) * 2001-12-20 2007-03-29 매그나칩 반도체 유한회사 반도체 소자의 제조방법
JP3956709B2 (ja) * 2002-01-23 2007-08-08 セイコーエプソン株式会社 半導体装置の製造方法
US6774042B1 (en) * 2002-02-26 2004-08-10 Taiwan Semiconductor Manufacturing Company Planarization method for deep sub micron shallow trench isolation process
US6828678B1 (en) 2002-03-29 2004-12-07 Silicon Magnetic Systems Semiconductor topography with a fill material arranged within a plurality of valleys associated with the surface roughness of the metal layer
WO2004015772A1 (en) * 2002-08-08 2004-02-19 Nanoink, Inc. Protosubstrates
EP1636615A4 (en) * 2003-05-29 2007-03-14 Applied Materials Inc EMBEDDED WAVEGUIDE DETECTORS
US20050114227A1 (en) * 2003-11-25 2005-05-26 Carter Craig M. Web-based tool for maximizing value from surplus assets
US7291525B1 (en) * 2004-08-05 2007-11-06 National Semiconductor Corporation System and method for manufacturing thin film resistors using a trench and chemical mechanical polishing
KR100832106B1 (ko) * 2006-12-05 2008-05-27 삼성전자주식회사 반도체 소자의 제조방법
US7927960B2 (en) * 2006-12-11 2011-04-19 Macronix International Co., Ltd. Method of improving overlay performance in semiconductor manufacture
US7829428B1 (en) 2008-08-26 2010-11-09 National Semiconductor Corporation Method for eliminating a mask layer during thin film resistor manufacturing
US8673788B2 (en) * 2010-07-28 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a layer on a semiconductor substrate having a plurality of trenches
US8580690B2 (en) 2011-04-06 2013-11-12 Nanya Technology Corp. Process of planarizing a wafer with a large step height and/or surface area features
JP5857615B2 (ja) * 2011-10-17 2016-02-10 富士通株式会社 電子装置およびその製造方法
US10707085B2 (en) * 2018-03-07 2020-07-07 Infineon Technologies Austria Ag Dishing prevention structures and related methods for semiconductor devices

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4255207A (en) * 1979-04-09 1981-03-10 Harris Corporation Fabrication of isolated regions for use in self-aligning device process utilizing selective oxidation
JPS57204133A (en) * 1981-06-10 1982-12-14 Hitachi Ltd Manufacture of semiconductor integrated circuit
JPS618945A (ja) * 1984-06-25 1986-01-16 Nec Corp 半導体集積回路装置
US4570330A (en) * 1984-06-28 1986-02-18 Gte Laboratories Incorporated Method of producing isolated regions for an integrated circuit substrate
US4671851A (en) * 1985-10-28 1987-06-09 International Business Machines Corporation Method for removing protuberances at the surface of a semiconductor wafer using a chem-mech polishing technique
US4836885A (en) * 1988-05-03 1989-06-06 International Business Machines Corporation Planarization process for wide trench isolation
JP2919880B2 (ja) * 1989-11-17 1999-07-19 富士通株式会社 半導体装置の製造方法

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6274919B1 (en) 1995-06-07 2001-08-14 Nippon Steel Semiconductor Corporation Semiconductor device having a field-shield device isolation structure
JPH08335627A (ja) * 1995-06-07 1996-12-17 Nittetsu Semiconductor Kk 半導体装置およびその製造方法
JPH0964164A (ja) * 1995-08-24 1997-03-07 Nittetsu Semiconductor Kk 半導体装置およびその製造方法
JPH1050818A (ja) * 1996-06-26 1998-02-20 Lg Semicon Co Ltd 半導体素子の隔離膜形成方法
JPH11261014A (ja) * 1997-12-04 1999-09-24 Fujitsu Ltd 基板キャパシタ形成に適した化学機械的研磨による自動整列パターンの形成方法
JPH11251271A (ja) * 1997-12-23 1999-09-17 Texas Instr Inc <Ti> 絶縁誘電体平面化のための化学的機械的研磨時の停止層としての炭化珪素
JP2000277605A (ja) * 1999-03-24 2000-10-06 Sharp Corp 半導体装置の製造方法
WO2019049735A1 (ja) * 2017-09-11 2019-03-14 東京エレクトロン株式会社 絶縁膜の成膜方法、基板処理装置及び基板処理システム
CN111052321A (zh) * 2017-09-11 2020-04-21 东京毅力科创株式会社 绝缘膜的成膜方法、基板处理装置和基板处理系统
KR20200051672A (ko) * 2017-09-11 2020-05-13 도쿄엘렉트론가부시키가이샤 절연막의 성막 방법, 기판 처리 장치 및 기판 처리 시스템
JPWO2019049735A1 (ja) * 2017-09-11 2020-10-01 東京エレクトロン株式会社 絶縁膜の成膜方法、基板処理装置及び基板処理システム
US11315784B2 (en) 2017-09-11 2022-04-26 Tokyo Electron Limited Method for forming insulating film, apparatus for processing substrate, and system for processing substrate
TWI787338B (zh) * 2017-09-11 2022-12-21 日商東京威力科創股份有限公司 絕緣膜之成膜方法、基板處理裝置及基板處理系統
CN111052321B (zh) * 2017-09-11 2023-10-24 东京毅力科创株式会社 绝缘膜的成膜方法、基板处理装置和基板处理系统
US11823897B2 (en) 2017-09-11 2023-11-21 Tokyo Electron Limited Method for forming insulating film, apparatus for processing substrate, and system for processing substrate

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Publication number Publication date
CA2125465C (en) 1997-11-04
KR950001935A (ko) 1995-01-04
US5362669A (en) 1994-11-08
CA2125465A1 (en) 1994-12-25

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