JPH0799237A - 集積回路の製造方法 - Google Patents

集積回路の製造方法

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JPH0799237A
JPH0799237A JP6164692A JP16469294A JPH0799237A JP H0799237 A JPH0799237 A JP H0799237A JP 6164692 A JP6164692 A JP 6164692A JP 16469294 A JP16469294 A JP 16469294A JP H0799237 A JPH0799237 A JP H0799237A
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John M Boyd
ジョン・マルコルム・ボイド
Joseph P Ellul
ジョセフ・ポール・エルル
Sing P Tay
シン・ピン・タイ
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Abstract

(57)【要約】 【目的】 集積回路用のような半導体基板中で充分に平
面化された溝分離領域、例えば、溝分離フィールド・オ
キサイド領域、または薄膜半導体デバイスが形成される
溝分離半導体領域を形成する方法を提供する。 【構成】 溝充填材料の一様な層および化学機械研磨レ
ジスト材料の一様な層の少なくとも１つの層で溝を充填
し、溝内の化学機械研磨レジスト層は、その溝の中心領
域において、半導体基板の化学機械研磨レジスト材料の
表面層と同一面の停止層を供給し、その結果製造された
構造を、化学機械研摩によって平面化し、基板の平面上
に延びる層および溝の中心領域の研磨停止層の同一面を
選択的に除去する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、化学機械研磨による平
面化を用いて集積回路を製造する方法に関する。
【０００２】
【従来の技術】ＶＬＳＩおよびＵＬＳＩ集積回路の製造
において、たとえば「浅い溝」の技術として知られてい
るプロセスのような充分に窪んだ分離部をサブミクロン
製造工程で使用することにより、非平面表面に関する表
面トポグラフィに関する問題を軽減させている。
【０００３】典型的には、以下ような方法で形成され
る： １．フィールド領域中で溝をパターン化してエッチング
し； ２．典型的にはオキサイド（たとえば、二酸化シリコ
ン）のような誘電材料で溝を満たし、不活性化し； ３．ウェハ表面を平面化する。
【０００４】集積回路を製造する間にウェハを平面化す
る方法、たとえば、ブロックレジストとレジストエッチ
バックおよびブロックレジストとガラス上のスピンが数
多く知られている。有望で単純な選択方法は、化学機械
研摩（ＣＭＰ）である。ＣＭＰは、付加的なマスキング
またはコーティング・ステップなしで完全なウェハ平面
化を行うことができる。
【０００５】
【発明が解決しようとする課題】しかしながら、溝の平
面化を行うＣＭＰの困難さの一つは、広い溝（すなわ
ち、〜３０μｍ）、典型的には、充分に窪んだフィール
ド構造で起こる「へこみ」効果である。特に、この「へ
こみ」は、１００μｍより広い溝の場合に厳しく、研磨
中の「へこみ」効果は、広い溝中の誘電体の厚さを減少
させる。このため、研磨効果を減少させ制御するため
に、研磨プロセス、装置および材料を修正するために大
きな努力が必要となる。
【０００６】
【課題を解決するための手段】本発明は、上記の問題を
解決するために化学機械研摩を使用した平面化による集
積回路の製造方法を提供する。
【０００７】本発明の一見地によれば、化学機械研磨レ
ジスト材料の表面層を有し、急な側壁溝を内部に形成す
る半導体基板を供給し、溝充填材料の一様層および化学
機械研磨レジスト材料の一様層の少くとも一つの層で溝
を充填し、溝内の化学機械研磨レジスト層は、その溝の
中心領域において、半導体基板の化学機械研磨レジスト
材料の表面層と同一面の停止層を供給し、その結果製造
された構造を、化学機械研摩によって平面化し、基板の
平面上に延びる層および溝の中心領域の研磨停止層の同
一面を選択的に除去する集積回路の製造方法が提供され
る。
【０００８】このように、化学機械研摩をする間に広い
溝内にできる溝充填層のへこみは、化学機械エッチング
停止層を広い溝内に供給することによって避けることが
できる。好ましくは、化学機械研磨レジスト材料層は、
溝の中心領域において基板の化学機械研磨レジスト材料
の表面層の厚さと等しい厚さを有する停止層を形成し、
化学機械研磨レジスト材料層を除去した後に、凹部溝分
離領域に充分に平面化された基板表面が供給される。
【０００９】本発明の他の見地によれば、化学機械研磨
停止層とその上部の第１の誘電体層を有し、急な側壁溝
を内部に形成するための半導体基板を供給し、溝に隣接
する第１の誘電体の表面の全体に延びる溝充填材料の一
様な層によって溝を充填し、一様な溝充填層の厚さは半
導体基板の表面と同一平面上の溝の中心を満たすために
十分であり、第２の化学機械研磨停止層の一様な層を、
溝の中心の第２の研磨停止層部が基板表面上の第１の研
磨停止層部の表面と同一平面上になるように全体的に供
給し、その結果製造された構造において、第１の研磨停
止層および第２の研磨停止層の面より上方にある第２の
誘電体層および第２の研磨停止層を除去する集積回路の
製造方法が提供される。
【００１０】好ましくは、一様な溝充填層は、第１の誘
電材料の一様な層と、第２の半導体材料の一様な層を含
み、化学機械研磨による平面化ステップの後、溝分離半
導体井戸領域が選択された溝中に供給される。充分に窪
んだ溝分離領域は、同じプロセスステップ中で形成され
る。その後、溝で分離された半導体井戸領域および半導
体基板中に、従来の処理ステップによって、薄膜トラン
ジスタおよびＭＯＳトランジスタのような充分な組込み
構造が形成される。平面接点は、複数のデバイスに供給
できる利点がある。
【００１１】したがって、セルフアライン組込み平面デ
バイス構造は、追加のフォトリソグラフィ・マスキング
・ステップを使用しないで形成できる。複合アナログＢ
ｉＣＭＯＳ、ＣＭＯＳおよびバイポーラ回路用の溝分離
構造は、少ない数のマスク・レベルおよびプロセスステ
ップで形成できる。
【００１２】したがって、本発明では、従来の問題を避
けまたは減少できる集積回路を製造する方法を提供でき
る。
【００１３】
【作用】溝充填材料の一様な層および化学機械研磨レジ
スト材料の一様な層の少なくとも１つの層で溝を充填
し、溝内の化学機械研磨レジスト層は、その溝の中心領
域において、半導体基板の化学機械研磨レジスト材料の
表面層と同一面の停止層を供給し、その結果製造された
構造を、化学機械研摩によって平面化し、基板の平面上
に延びる層および溝の中心領域の研磨停止層の同一面を
選択的に除去する。広い溝の中心領域の化学機械研磨レ
ジスト層は、エッチング停止層を形成し、それによっ
て、ウェハを平面化する間に、化学機械研磨溝によって
溝充填層が窪むことを防止する。
【００１４】
【実施例】
実施例１ 図１から図３は本発明の第１の実施例における溝分離領
域を形成する連続した段階における、部分的に組み立て
られた集積回路構成の一部を示す断面図を示す図であ
る。本発明の第１の実施例による集積回路を形成する方
法においては、集積回路用の基板は、図１で示すよう
に、Ｐタイプの＜１００＞半導体シリコン・ウェハ（基
板）３２の形で供給される。基板ウェハ３２には、研磨
をストップさせる化学機械研磨（ＣＭＰ）レジスト材料
の第１のＣＭＰレジスト層３４（たとえば、窒化珪素、
炭化珪素、窒化ボロン、あるいは他の適当なＣＭＰレジ
スト材料）、および誘電材料（たとえば、二酸化シリコ
ン）で構成される第１の誘電体層３６が供給される。
【００１５】溝分離領域３８は、たとえば、フォトレジ
ストおよびパターン化によるコーティングを含んだ従来
の写真製版ステップによって基板上に形成される。急な
側溝４０および４１は、従来の公知の異方性エッチング
方法によって基板３２中に形成される。
【００１６】その後、誘電材料の一様な第２の誘電体層
４２が、溝４０および４１（図２）を満たすために全面
に堆積される。この第２の誘電体層は、たとえば、ＣＶ
Ｄ二酸化シリコンの一様な層によって構成される。第２
の誘電体層４２の厚さは、広い溝４１を基板の表面層４
６のレベルまで満たし、幅狭溝４１を完全に満たすよう
に決められる。第２の誘電体層４２は溝（図２）に隣接
する第１の誘電体層３６の上に延びる。
【００１７】その後、化学機械研磨レジスト材料の第２
のＣＭＰレジスト層４８は、均等に全面に堆積される。
第２のＣＭＰレジスト層４８の厚さは、第１のＣＭＰレ
ジスト層３４の厚さと同じであり、広い溝の中心の第２
のＣＭＰレジスト層４８の表面５０が半導体基板の表面
４６上に供給された第１のＣＭＰレジスト層３４の表面
５２と同一平面になるように形成される。
【００１８】その後、その結果得られる構造は、適当な
公知の化学機械研摩スラリを有する化学機械研摩によっ
て、溝に充填たされた層の一部を選択的に除去すること
によって平面化される。化学機械研摩の間に除去された
層は、第２の誘電体層４２の一部、第２の研磨レジスト
層４８を含む。この第２の誘電体層４２の表面および第
２の研磨レジスト層４８の表面５０は表面５２と同一平
面を構成する。
【００１９】化学機械研摩プロセスによるエッチングバ
ックは、図３に示すように充分に平面化された表面を供
給する。基板表面上および溝上の第１の窒化珪素層表面
５２および第２の窒化珪素層表面５０は、同一平面上の
停止層を提供し、広い溝４０を満した第２の誘電体層４
２を研磨するときに過度の研磨を防止する。
【００２０】第１の窒化珪素層表面５２および第２の窒
化珪素層表面５０は、必要ならば、その後選択的に、半
導体基板表面のレベルまで除去される。
【００２１】典型的には、溝誘電体分離層は、たとえ
ば、二酸化シリコンのような０．５〜０．７μｍの誘電
体層で形成される。その誘電体層は、化学蒸着または
析出プロセスに先行しまたは後続する熱酸化ステップを
含む混成方法によって形成される。約４００μｍ厚さの
窒化珪素の層は、適当な化学機械研磨レジスト層を提供
する。他の研磨停止材料は、たとえば、炭化珪素および
窒化ボロンを含む。
【００２２】実施例２ 図４から図７は本発明の第２の実施例における溝分離領
域を形成する連続した段階における、部分的に組み立て
られた集積回路構成の一部を示す断面図を示す図であ
る。本発明の第２の実施例による集積回路を形成する方
法において、図４から図７に示されるように、第１の実
施例におけると同様、基板１３２が供給され、その内部
に急な側壁を持つ溝１４０、１４１を有する。この基板
１３２は、基板の表面１４６上の化学機械研磨レジスト
層の第１のＣＭＰレジスト１３４およびその上の第１の
誘電体１３６層を含む。溝１４０、１４１は、複数の一
様な層、たとえば、第１の誘電体層１４２、半導体材料
層１６０（たとえば、溝で分離されたデバイス井戸領域
を形成するドープされたポリシリコン）で満たされる。
【００２３】第２の実施例においては、溝充填層は、第
１の実施例に述べたように、第１の誘電体層１４２、半
導体材料層１６０によって、溝１４０の中心領域を基板
の表面１４６のレベルに満たす。研磨レジスト材料の一
様な層（１４８）がその後堆積され、より広い溝の中心
に研磨停止層表面１５０を形成する。この層表面１５０
は、基板表面上の停止層の表面１５２と同一平面の表面
を有する。しかしながら、狭い溝１４１は、第２の誘電
体層１４２によって完全に満たされる。このようにし
て、化学機械研摩による平面化の後に、充分に平面化さ
れた構造が供給される（図６）。この平面化構造は、溝
分離ポリシリコンデバイス井戸領域および誘電体で充填
された分離溝領域１６４を有する。
【００２４】この構造を形成においては、溝は、たとえ
ば、約０．５μｍの厚の誘電体層１４２、０．１μｍか
ら０．３μｍの厚さのポリシリコン層（１６０）で満た
される。研磨停止層（１４８）は、たとえば、約４００
オングストロームの厚さの窒化シリコン層である。研磨
停止層１４８は、デバイス製造プロセスを行うために、
平面化の後、選択的に除去される。
【００２５】その後、図７に示すように、公知のプロセ
スステップによって、井戸内および半導体基板内にデバ
イスが形成される。たとえば、ポリシリコン薄膜トラン
ジスタおよび埋込み抵抗は、シリコン基板中に形成され
るＭＯＳトランジスタと同時にプロセス中で供給され
る。図７に示すように、ソース、溝分離ポリシリコン領
域１６０およびシリコン基板１３２の両方の充分に平面
化された表面中のトランジスタのドレイン１６４領域お
よびチャネル領域１６６が形成された後、薄い第３の誘
電体層１６８、すなわち、ゲート・オキサイド層がその
上に供給される。その後、導電層１７０、たとえば、ポ
リシリコン層が、ゲート電極を形成するためにパターン
化され堆積される。これらのプロセスステップ、および
その次の金属化ステップは、充分に平面化されたトポグ
ラフィによって簡単になる。同一平面上の接点は、薄膜
トランジスタの抵抗電極およびソースおよびドレイン電
極に供給される。
【００２６】したがって、この方法は、フォトリソグラ
フィ・マスキング・ステップを追加することなく、ポリ
シリコン・トランジスタまたは高抵抗のようなセルフア
ライン組込み平面構造を形成できる。
【００２７】充分に窪んだ溝分離構造の他の応用とし
て、埋込み導体、たとえば、局所的な相互接続導体、直
流レールおよびポリシリコン・ヒューズ等を形成でき
る。
【００２８】したがって、複合アナログＢｉＣＭＯＳ用
の溝分離構造、ＣＭＯＳおよびバイポーラ回路は、少な
い数のマスク・レベルおよびプロセスステップで構成さ
れ、処理コストを減少できる。
【００２９】本発明の特別の実施例が詳細に記載された
が、請求の範囲に記載された範囲からはずれれることな
く多くの改造、変形及応用ができる。
【００３０】
【発明の効果】本発明においては、広い溝の中心領域に
エッチング停止層が形成されるので、ウェハを平面化す
る間の化学機械研磨溝によって溝充填層が窪むこと
（「へこみ」効果）を防止できる。このために、研磨プ
ロセス、装置および材料の調整が不要となる効果があ
る。本発明は、サブミクロンＶＬＳＩおよびＵＬＳＩ集
積回路構造用のＣＭＯＳ、バイポーラおよびバイポーラ
ＣＭＯＳプロセスと互換性を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施例における溝分離領域を形
成する第１の段階を示す断面図を示す図である。
【図２】本発明の第１の実施例における溝分離領域を形
成する第２の段階を示す断面図である。
【図３】本発明の第１の実施例における溝分離領域を形
成する第３の段階を示す断面図である。
【図４】本発明の第２の実施例における溝分離領域を形
成する第１の段階を示す断面図を示す図である。
【図５】本発明の第２の実施例における溝分離領域を形
成する第２の段階を示す断面図である。
【図６】本発明の第２の実施例における溝分離領域を形
成する第３の段階を示す断面図である。
【図７】本発明の第２の実施例における溝分離領域を形
成する第４の段階を示す断面図である。
【符号の説明】
３２ 半導体シリコン・ウェハ（基板） ３４ 第１のＣＭＰレジスト層 ３６ 第１の誘電体層 ３８ 溝分離領域 ４０ 幅広溝 ４１ 幅狭溝 ４２ 第２の誘電体層 ４６ 半導体基板の表面 ４８ 第２のＣＭＰレジスト層 ５２ 第１の窒化珪素層表面 ５０ 第２の窒化珪素層表面 １３２ 基板 １３４ 第１のＣＭＰレジスト層 １３６ 第１の誘電体層 １４０ 幅広溝 １４１ 幅狭溝 １４２ 第２の誘電体層 １４６ 半導体基板の表面 １４８ 第２のＣＭＰレジスト層 １５０ 研磨停止層表面 １５２ 研磨停止層表面 １６０ 溝分離ポリシリコン領域 １６４ 分離溝領域 １６４ ドレイン領域 １６６ チャネル領域 １６８ 薄い第３の誘電体層 １７０ 導電層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・マルコルム・ボイド カナダ国，ケイ０エイ，３エム０，オンタ リオ，ウッドローン，ボックス 4020，ア ール アール ＃３，マッコーネル レー ン 121 (72)発明者 ジョセフ・ポール・エルル カナダ国，ケイ２エイチ，９エイ６，オン タリオ，ネピーン，バーンブルック クレ ッセント 27 (72)発明者 シン・ピン・タイ カナダ国，ケイ２ジェイ，２ワイ５，オン タリオ，ネピーン，ストラドウイック ア ベニュー 54

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 化学機械研磨レジスト材料の表面層を有
    し、急な側壁溝を内部に形成するための半導体基板を供
    給し、 溝充填材料の一様な層および化学機械研磨レジスト材料
    の一様な層の少なくとも１つの層で溝を充填し、溝内の
    化学機械研磨レジスト層は、その溝の中心領域におい
    て、半導体基板の化学機械研磨レジスト材料の表面層と
    同一面の停止層を供給し、 その結果製造された構造を、化学機械研摩によって平面
    化し、基板の平面上に延びる層および溝の中心領域の研
    磨停止層の同一面を選択的に除去することを特徴とする
    集積回路の製造方法。
  2. 【請求項２】 請求項１の集積回路の製造方法におい
    て、 溝の中心領域における研磨停止層を形成する化学機械研
    磨レジスト材料層を基板の化学機械研磨レジスト材料の
    表面層の厚さに等しくなるようにすることを特徴とする
    集積回路の製造方法。
  3. 【請求項３】 化学機械研磨停止層とその上部の第１の
    誘電体層を有し、急な側壁溝を内部に形成するための半
    導体基板を供給し、 溝に隣接する第１の誘電体の表面の全体に延びる溝充填
    材料の一様な層によって溝を充填し、一様な溝充填層の
    厚さは半導体基板の表面と同一平面上の溝の中心を満た
    すために十分であり、 第２の化学機械研磨停止層の一様な層を、溝の中心の第
    ２の研磨停止層部が基板表面上の第１の研磨停止層部の
    表面と同一平面上になるように全体的に供給し、 その結果製造された構造において、第１の研磨停止層お
    よび第２の研磨停止層の面より上方にある第２の誘電体
    層および第２の研磨停止層を除去することを特徴とする
    集積回路の製造方法。
  4. 【請求項４】 請求項３の集積回路の製造方法におい
    て、 さらに、研磨レジスト層を選択的に除去し、充分に平面
    化された基板表面と同一平面を残すステップを含むこと
    を特徴とする集積回路の製造方法。
  5. 【請求項５】 請求項３の集積回路の製造方法におい
    て、 前記の一様な溝充填層は、第１の誘電材料の一様な層を
    堆積し、その後、第２の半導体材料の一様な層を堆積す
    ることによって形成され、それによって、平面化ステッ
    プの後、溝分離半導体井戸領域が供給されることを特徴
    とする集積回路の製造方法。
  6. 【請求項６】 請求項５の集積回路の製造方法におい
    て、 その後、研磨レジスト層を除去し、基板表面と同一平面
    の充分に平面化された表面を残し、 溝分離半導体井戸領域の表面中および半導体基板中にＭ
    ＯＳトランジスタのソース、ドレインおよびチャネル領
    域を形成し、 全体的にゲート誘電材料の層を形成し、 誘電体材料層によってチャネル領域から分離された上部
    の導電材料にゲート電極を形成することを特徴とする集
    積回路の製造方法。
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