JP2919880B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔概要〕 半導体装置において素子分離領域を形成する方法に関
し、 素子形成領域との境界部分の表面に段差を生じないよ
うにし、表面を安定に平坦に形成することを目的とし、 半導体基板の素子分離領域を形成するべき部分に溝を
形成する工程と、表面に少なくとも溝の深さと同じ厚さ
に埋込材を堆積し、更にその表面に埋込材と選択比がと
れる保護膜を形成する工程と、半導体基板凸部の上方表
面にある保護膜のみ除去する工程と、該除去によって溝
上にある保護膜及び側壁の保護膜が残された状態から、
凸部上の埋込材及び該側壁の保護膜を除去し、埋込材及
び側壁の保護膜の除去の際最終的に研磨法にて埋込材を
凸部の表面と等しくなるように形成する工程とを含む。
し、 素子形成領域との境界部分の表面に段差を生じないよ
うにし、表面を安定に平坦に形成することを目的とし、 半導体基板の素子分離領域を形成するべき部分に溝を
形成する工程と、表面に少なくとも溝の深さと同じ厚さ
に埋込材を堆積し、更にその表面に埋込材と選択比がと
れる保護膜を形成する工程と、半導体基板凸部の上方表
面にある保護膜のみ除去する工程と、該除去によって溝
上にある保護膜及び側壁の保護膜が残された状態から、
凸部上の埋込材及び該側壁の保護膜を除去し、埋込材及
び側壁の保護膜の除去の際最終的に研磨法にて埋込材を
凸部の表面と等しくなるように形成する工程とを含む。
本発明は、半導体素子において素子分離領域を形成す
る方法に関する。
る方法に関する。
近年の半導体装置は微細化，高集積度化が要求されて
いる。この場合、素子分離領域を形成する際に、素子形
成領域との境界部分にバーズビーク等を生じると微細化
に悪影響を及ぼし、又、境界部分表面にバースヘッド等
を生じると配線層のカバレッジが悪化するのでこれも微
細化に悪影響を及ぼす。このため、素子分離領域の形成
においては、バーズビークやバーズヘッド等を生じない
ようにすることが必要である。
いる。この場合、素子分離領域を形成する際に、素子形
成領域との境界部分にバーズビーク等を生じると微細化
に悪影響を及ぼし、又、境界部分表面にバースヘッド等
を生じると配線層のカバレッジが悪化するのでこれも微
細化に悪影響を及ぼす。このため、素子分離領域の形成
においては、バーズビークやバーズヘッド等を生じない
ようにすることが必要である。
シリコンの半導体基板表面に酸化シリコン膜を形成
し、素子分離領域を形成する部分を除いて窒化シリコン
膜を形成し、しかる後、窒化シリコン膜をマスクにして
選択熱酸化を行なう。これにより、窒化シリコン膜のな
い部分には熱酸化膜である素子分離領域が形成される。
然るに、この方法は前記したように、熱酸化によって熱
酸化膜が窒化シリコン膜の下にもぐり込むいわゆるバー
ズビークを生じ、又、熱酸化膜の表面が盛上るバーズヘ
ッドが生じる。即ち、バーズビークを生じるとその分だ
け有効素子形成領域が狭くなって微細化に悪影響を及ぼ
し、又、バーズヘッドを生じるとその上に形成する配線
層のカバレッジが悪くなってこれも微細化に悪影響を及
ぼすので好ましくない。
し、素子分離領域を形成する部分を除いて窒化シリコン
膜を形成し、しかる後、窒化シリコン膜をマスクにして
選択熱酸化を行なう。これにより、窒化シリコン膜のな
い部分には熱酸化膜である素子分離領域が形成される。
然るに、この方法は前記したように、熱酸化によって熱
酸化膜が窒化シリコン膜の下にもぐり込むいわゆるバー
ズビークを生じ、又、熱酸化膜の表面が盛上るバーズヘ
ッドが生じる。即ち、バーズビークを生じるとその分だ
け有効素子形成領域が狭くなって微細化に悪影響を及ぼ
し、又、バーズヘッドを生じるとその上に形成する配線
層のカバレッジが悪くなってこれも微細化に悪影響を及
ぼすので好ましくない。
そこで、近年、半導体基板の素子分離領域を形成する
部分に溝を形成し、ここにCVD法にて堆積した酸化膜を
埋込み、前記バーズビークやバーズヘッドを生じないよ
うにする方法が考えられている。例えば、第３図（Ａ）
に示す如く、シリコン基板１の表面に酸化シリコン膜２
を形成し、素子分離領域を形成する部分を除いて窒化シ
リコン膜３を形成する。次に、同図（Ｂ）に示す如く、
窒化シリコン膜３をマスクにしてエッチングにより溝1a
を形成し、表面にCVD法によってボロン・PSG膜４を堆積
する。続いて、これを酸素雰囲気中で900℃の温度を以
て熱処理して同図（Ｃ）に示すように表面を平坦化し、
しかる後、全面コントロール・エッチングによって同図
（Ｃ）に示すように素子分離領域4aを形成する。
部分に溝を形成し、ここにCVD法にて堆積した酸化膜を
埋込み、前記バーズビークやバーズヘッドを生じないよ
うにする方法が考えられている。例えば、第３図（Ａ）
に示す如く、シリコン基板１の表面に酸化シリコン膜２
を形成し、素子分離領域を形成する部分を除いて窒化シ
リコン膜３を形成する。次に、同図（Ｂ）に示す如く、
窒化シリコン膜３をマスクにしてエッチングにより溝1a
を形成し、表面にCVD法によってボロン・PSG膜４を堆積
する。続いて、これを酸素雰囲気中で900℃の温度を以
て熱処理して同図（Ｃ）に示すように表面を平坦化し、
しかる後、全面コントロール・エッチングによって同図
（Ｃ）に示すように素子分離領域4aを形成する。
第３図に示す方法は、同図（Ｃ）に示す形状から同図
（Ｄ）に示す形状にするために全面コントロール・エッ
チングを行なっているが、一般にエッチングはそのコン
トロールがむずかしいため、この従来の方法は素子形成
領域と素子分離領域との境界部分に段差を生じ易く、こ
のため、上に形成する配線層のカバレッジが悪くなる問
題点があった。又、希フッ酸溶液等を用いて研磨を行な
ったとしても、特に、溝1aの横方向の長さが長い場合に
はその中央部分が窪んだ形状となってしまい、素子分離
領域の厚さが十分にとれなくなる問題点もある。
（Ｄ）に示す形状にするために全面コントロール・エッ
チングを行なっているが、一般にエッチングはそのコン
トロールがむずかしいため、この従来の方法は素子形成
領域と素子分離領域との境界部分に段差を生じ易く、こ
のため、上に形成する配線層のカバレッジが悪くなる問
題点があった。又、希フッ酸溶液等を用いて研磨を行な
ったとしても、特に、溝1aの横方向の長さが長い場合に
はその中央部分が窪んだ形状となってしまい、素子分離
領域の厚さが十分にとれなくなる問題点もある。
本発明は、素子分離流域と素子形成領域との境界部分
の表面に段差を生じないようにし、表面を安定に平坦に
形成できる半導体装置の製造方法を提供することを目的
とする。
の表面に段差を生じないようにし、表面を安定に平坦に
形成できる半導体装置の製造方法を提供することを目的
とする。
上記問題点は、半導体基板の素子分離領域を形成する
べき部分に溝を形成する工程と、前記素子分離領域以外
の凸部上にマスク材を形成する工程と、前記半導体基板
上に少なくとも前記溝の深さと同じ厚さに埋込材を堆積
し、更にその表面に該埋込材と選択比がとれる保護膜を
形成する工程と、前記凸部上の前記保護膜のみを除去す
る工程と、前記凸部上の埋込材及び該埋込材の側壁の前
記保護膜を除去する工程と、前記凸部上の埋込材及び前
記保護膜の除去の際、最終的に研磨法にて前記埋込材を
前記半導体基板凸部の表面と等しくなるように形成する
工程とを含むことを特徴とする半導体装置の製造方法に
よって解決される。
べき部分に溝を形成する工程と、前記素子分離領域以外
の凸部上にマスク材を形成する工程と、前記半導体基板
上に少なくとも前記溝の深さと同じ厚さに埋込材を堆積
し、更にその表面に該埋込材と選択比がとれる保護膜を
形成する工程と、前記凸部上の前記保護膜のみを除去す
る工程と、前記凸部上の埋込材及び該埋込材の側壁の前
記保護膜を除去する工程と、前記凸部上の埋込材及び前
記保護膜の除去の際、最終的に研磨法にて前記埋込材を
前記半導体基板凸部の表面と等しくなるように形成する
工程とを含むことを特徴とする半導体装置の製造方法に
よって解決される。
溝に埋込まれた埋込材上に保護膜を形成し、凸部上の
埋込材のみを最終的には研磨法によって除去する。この
ため、全面コントロール・エッチングによって平坦化し
ていた従来例に比して素子形成領域と素子分離領域との
境界部分に段差を生じることはなく、しかも、溝の横方
向の長さが長くてもこの部分は研磨を行なわないので素
子分離領域中央部分に窪みを生じることはない。この場
合、溝内に埋込まれた埋込材の表面及び側壁として保護
膜が形成されているので、埋込材除去による際の溶液に
よって溝内の埋込材が侵されることはない。
埋込材のみを最終的には研磨法によって除去する。この
ため、全面コントロール・エッチングによって平坦化し
ていた従来例に比して素子形成領域と素子分離領域との
境界部分に段差を生じることはなく、しかも、溝の横方
向の長さが長くてもこの部分は研磨を行なわないので素
子分離領域中央部分に窪みを生じることはない。この場
合、溝内に埋込まれた埋込材の表面及び側壁として保護
膜が形成されているので、埋込材除去による際の溶液に
よって溝内の埋込材が侵されることはない。
第１図は本発明の一実施例の製造工程図を示す。同図
（Ａ）において、シリコン基板10（半導体基板）上に素
子分離領域を形成する部分を除いた部分に窒化シリコン
膜11を形成し、窒化シリコン膜11をマスクにしてシリコ
ン基板10に異方性エッチング等で例えば１μｍの深さの
溝10aを形成する（なお、溝10aの形成はウェットエッチ
ング等でもよい）。続いて、熱酸化法によって溝20aに5
00Å厚さの酸化膜12を形成し、しかる後、CVD法にて表
面に酸化膜（ガラス膜）13（埋込材）を少なくとも溝10
aの深さと同じ厚さに（例えば１μｍ）堆積する（な
お、CVD法による酸化膜13の代りに、PSG膜，ボロン・PS
G膜でもよく、また、これらを組合わせたものでもよ
い）。この場合、酸化膜12はシリコン基板10と酸化膜13
とが直接接触しないようにしてシリコン基板10との界面
を安定させるために形成する。続いて、CVD法にて表面
に多結晶シリコン膜14（語膜）を0.2μｍ厚さに形成す
る。
（Ａ）において、シリコン基板10（半導体基板）上に素
子分離領域を形成する部分を除いた部分に窒化シリコン
膜11を形成し、窒化シリコン膜11をマスクにしてシリコ
ン基板10に異方性エッチング等で例えば１μｍの深さの
溝10aを形成する（なお、溝10aの形成はウェットエッチ
ング等でもよい）。続いて、熱酸化法によって溝20aに5
00Å厚さの酸化膜12を形成し、しかる後、CVD法にて表
面に酸化膜（ガラス膜）13（埋込材）を少なくとも溝10
aの深さと同じ厚さに（例えば１μｍ）堆積する（な
お、CVD法による酸化膜13の代りに、PSG膜，ボロン・PS
G膜でもよく、また、これらを組合わせたものでもよ
い）。この場合、酸化膜12はシリコン基板10と酸化膜13
とが直接接触しないようにしてシリコン基板10との界面
を安定させるために形成する。続いて、CVD法にて表面
に多結晶シリコン膜14（語膜）を0.2μｍ厚さに形成す
る。
次に、PH11〜12のアルカリ系の液に約１％〜２％のコ
ロイダルシリカを混合した液を用い、凸部15上の多結晶
シリコン膜14を化学的機械的な鏡面研磨法によって除去
して同図（Ｂ）に示すような形状とする。この場合、例
えば異方性エッチングによっても同図（Ｂ）に示す形状
にできるが、研磨法による方が凸部15上の多結晶シリコ
ン側壁14aを安定に残すことができる。
ロイダルシリカを混合した液を用い、凸部15上の多結晶
シリコン膜14を化学的機械的な鏡面研磨法によって除去
して同図（Ｂ）に示すような形状とする。この場合、例
えば異方性エッチングによっても同図（Ｂ）に示す形状
にできるが、研磨法による方が凸部15上の多結晶シリコ
ン側壁14aを安定に残すことができる。
次に、凸部15上にあって表面に露出している酸化膜13
を希フッ酸溶液を用いたウェットエッチングで約0.8μ
ｍ〜0.9μｍ程除去して同図（Ｃ）に示す形状にする。
このとき、溝10a上に多結晶シリコン膜14b及び多結晶シ
リコン側壁14aが残っているため、多結晶シリコン膜14b
の下部及び側壁14aの側部に夫々存在する酸化膜13は希
フッ酸溶液に侵されることはない。
を希フッ酸溶液を用いたウェットエッチングで約0.8μ
ｍ〜0.9μｍ程除去して同図（Ｃ）に示す形状にする。
このとき、溝10a上に多結晶シリコン膜14b及び多結晶シ
リコン側壁14aが残っているため、多結晶シリコン膜14b
の下部及び側壁14aの側部に夫々存在する酸化膜13は希
フッ酸溶液に侵されることはない。
次に、凸部15上の酸化膜13及び側壁14aを希フッ酸溶
液を用いた研磨法で除去して同図（Ｄ）に示すような形
状とする。このとき、溝10a上に多結晶シリコン膜14bが
残されているので多結晶シリコン膜14b下部の酸化膜13
は希フッ酸溶液に侵されることはなく、１μｍの厚さを
確保できる。次に、多結晶シリコン膜14bをアルカリ溶
液で除去し、しかる後、通常の素子形成工程で各素子領
域を形成する。この場合、溝10a内に埋込まれた酸化膜1
3が素子分離領域となる。
液を用いた研磨法で除去して同図（Ｄ）に示すような形
状とする。このとき、溝10a上に多結晶シリコン膜14bが
残されているので多結晶シリコン膜14b下部の酸化膜13
は希フッ酸溶液に侵されることはなく、１μｍの厚さを
確保できる。次に、多結晶シリコン膜14bをアルカリ溶
液で除去し、しかる後、通常の素子形成工程で各素子領
域を形成する。この場合、溝10a内に埋込まれた酸化膜1
3が素子分離領域となる。
このように本発明は、溝10aに埋込まれた酸化膜13上
に多結晶シリコン膜14bを形成し、凸部15上の酸化膜13
のみを最終的には研磨法によって除去しているため、全
面コントロール・エッチングによって平坦化していた第
３図に示す従来例に比して素子形成領域と素子分離領域
との境界部分に段差を生じることはなく、しかも、溝10
aの横方向の長さが長くてもこの部分は研磨を行なわな
いので従来例の項で記載したような素子分離領域中央部
分の窪みを生じることはない。このように段差や窪みを
生じることがないので、上に形成する配線層のカバレッ
ジを良好にすることができる。
に多結晶シリコン膜14bを形成し、凸部15上の酸化膜13
のみを最終的には研磨法によって除去しているため、全
面コントロール・エッチングによって平坦化していた第
３図に示す従来例に比して素子形成領域と素子分離領域
との境界部分に段差を生じることはなく、しかも、溝10
aの横方向の長さが長くてもこの部分は研磨を行なわな
いので従来例の項で記載したような素子分離領域中央部
分の窪みを生じることはない。このように段差や窪みを
生じることがないので、上に形成する配線層のカバレッ
ジを良好にすることができる。
なお、前記実施例では凸部15上の酸化膜13を除去する
方法として最初のウェットエッチング、続いて研磨法を
用いたが、第１図（Ｂ）から同図（Ｄ）までを希フッ酸
溶液を用いた研磨法のみによってもよい。いずれの方法
においても、多結晶シリコン膜14a,14bがないと凸部15
上の酸化膜13を希硫酸溶液でエッチングするとき、ある
いは、研磨法のみで酸化膜13を除去する場合は希フッ酸
溶液に溝10a内の酸化膜13が侵されてしまうので、多結
晶シリコン膜14a,14bは必ず必要である。
方法として最初のウェットエッチング、続いて研磨法を
用いたが、第１図（Ｂ）から同図（Ｄ）までを希フッ酸
溶液を用いた研磨法のみによってもよい。いずれの方法
においても、多結晶シリコン膜14a,14bがないと凸部15
上の酸化膜13を希硫酸溶液でエッチングするとき、ある
いは、研磨法のみで酸化膜13を除去する場合は希フッ酸
溶液に溝10a内の酸化膜13が侵されてしまうので、多結
晶シリコン膜14a,14bは必ず必要である。
しかし、凸部15上の酸化膜13を希フッ酸溶液で薄くし
た後は、多結晶シリコン14a,14bを除去してから研磨し
てもよい。この場合は、酸化膜13を研磨する量が0.1〜
0.2μｍと少ないため、充分コントロールができ、素子
分離領域の窪む量は、ほとんど問題にならない。
た後は、多結晶シリコン14a,14bを除去してから研磨し
てもよい。この場合は、酸化膜13を研磨する量が0.1〜
0.2μｍと少ないため、充分コントロールができ、素子
分離領域の窪む量は、ほとんど問題にならない。
第２図は本発明の他の実施例の製造工程図を示す。同
図（Ａ）において、シリコン基板10に溝10aを形成して
酸化膜20を形成した後、表面に多結晶シリコン膜21（埋
込材）を堆積し、その表面に酸化膜22（保護膜）を形成
する。しかる後、第１図（Ｂ），（Ｃ）に示す工程と同
様に、希フッ酸溶液にて凸部23上の酸化膜22を除去し、
続いてアルカリ系溶液を用いた研磨法にて凸部23上の多
結晶シリコン膜21を除去する。続いて、溝10a上の酸化
膜22を除去し、次に、第２図（Ｂ）に示すように溝20a
上の多結晶シリコン膜21の表面に酸化膜24を形成する。
効果は第１図に示す実施例と同様である。
図（Ａ）において、シリコン基板10に溝10aを形成して
酸化膜20を形成した後、表面に多結晶シリコン膜21（埋
込材）を堆積し、その表面に酸化膜22（保護膜）を形成
する。しかる後、第１図（Ｂ），（Ｃ）に示す工程と同
様に、希フッ酸溶液にて凸部23上の酸化膜22を除去し、
続いてアルカリ系溶液を用いた研磨法にて凸部23上の多
結晶シリコン膜21を除去する。続いて、溝10a上の酸化
膜22を除去し、次に、第２図（Ｂ）に示すように溝20a
上の多結晶シリコン膜21の表面に酸化膜24を形成する。
効果は第１図に示す実施例と同様である。
以上説明した如く、本発明によれば、凸部上の埋込材
を最終的に研磨法によって除去するため、全面コントロ
ール・エッチングによって平坦化していた従来例に比し
て素子分離領域と素子形成領域との境界部分に段差を生
じることはなく、しかも、溝の横方向の長さが長くても
この部分は研磨を行なわないので素子分離領域中央部分
に窪みを生じることはなく、即ち、従来例に比して安定
に平坦化でき、従って、上に形成する配線層のカバレッ
ジを良好にすることができる。
を最終的に研磨法によって除去するため、全面コントロ
ール・エッチングによって平坦化していた従来例に比し
て素子分離領域と素子形成領域との境界部分に段差を生
じることはなく、しかも、溝の横方向の長さが長くても
この部分は研磨を行なわないので素子分離領域中央部分
に窪みを生じることはなく、即ち、従来例に比して安定
に平坦化でき、従って、上に形成する配線層のカバレッ
ジを良好にすることができる。
第１図は本発明の一実施例の製造工程図、 第２図は本発明の他の実施例の製造工程図、 第３図は従来の一例の製造工程図である。 図において、 10はシリコン基板（半導体基板）、10aは溝、13は酸化
膜（埋込材）、14,14bは多結晶シリコン膜（保護膜）、
14aは多結晶シリコン側壁（保護膜）、15,23は半導体基
板凸部、21は多結晶シリコン膜（埋込材）、22は酸化膜
（保護膜）、24は酸化膜 を示す。
膜（埋込材）、14,14bは多結晶シリコン膜（保護膜）、
14aは多結晶シリコン側壁（保護膜）、15,23は半導体基
板凸部、21は多結晶シリコン膜（埋込材）、22は酸化膜
（保護膜）、24は酸化膜 を示す。
Claims (2)
- 【請求項１】半導体基板の素子分離領域を形成するべき
部分に溝を形成する工程と、 前記素子分離領域以外の凸部上にマスク材を形成する工
程と、 前記半導体基板上に少なくとも前記溝の深さと同じ厚さ
に埋込材を堆積し、更にその表面に該埋込材と選択比が
とれる保護膜を形成する工程と、 前記凸部上の前記保護膜のみを除去する工程と、 前記凸部上の埋込材及び該埋込材の側壁の前記保護膜を
除去する工程と、 前記凸部上の埋込材及び前記保護膜の除去の際、最終的
に研磨法にて前記埋込材を前記半導体基板凸部の表面と
等しくなるように形成する工程とを含むことを特徴とす
る半導体装置の製造方法。 - 【請求項２】前記凸部上の保護膜のみを除去する方法
は、化学的機械的な鏡面研磨法であり、 前記凸部上の前記埋込材及び該埋込材の側壁の前記保護
膜を除去して該埋込材が前記半導体基板凸部の表面と等
しくなるように形成する方法は、最初エッチングによっ
て前記埋込材を所定量除去し、次に研磨法によって前記
埋込材及び該埋込材の側壁の前記保護膜を除去するか、
又は、研磨法のみによって前記埋込材及び該埋込材の側
壁の前記保護膜を除去することを特徴とする請求項１記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29920089A JP2919880B2 (ja) | 1989-11-17 | 1989-11-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29920089A JP2919880B2 (ja) | 1989-11-17 | 1989-11-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03159258A JPH03159258A (ja) | 1991-07-09 |
| JP2919880B2 true JP2919880B2 (ja) | 1999-07-19 |
Family
ID=17869442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29920089A Expired - Fee Related JP2919880B2 (ja) | 1989-11-17 | 1989-11-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2919880B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5362669A (en) * | 1993-06-24 | 1994-11-08 | Northern Telecom Limited | Method of making integrated circuits |
| US5385861A (en) * | 1994-03-15 | 1995-01-31 | National Semiconductor Corporation | Planarized trench and field oxide and poly isolation scheme |
| KR100444311B1 (ko) * | 1997-06-28 | 2004-11-08 | 주식회사 하이닉스반도체 | 반도체소자의소자분리막제조방법 |
-
1989
- 1989-11-17 JP JP29920089A patent/JP2919880B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH03159258A (ja) | 1991-07-09 |
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