JP2001044274A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 従来厚く形成しなければならなかった窒化
膜上の酸化膜の膜厚を低減し、微細化の要求に対応す
る。 【解決手段】 半導体基板１上に形成したシリコン窒化
膜３及び当該膜上のＣＶＤシリコン酸化膜４をレジスト
マスク５によりパターン化し、レジストマスク剥離後、
パターン化されたシリコン窒化膜３及びＣＶＤシリコン
酸化膜４をマスクとして半導体基板をエッチングして溝
７を形成し、該溝に絶縁物を埋め込み、前記シリコン窒
化膜３をストッパとして埋め込み絶縁物を平坦化して前
記絶縁物による素子分離領域を形成する工程を有する半
導体装置の製造方法において、前記ＣＶＤシリコン酸化
膜４の形成後であって、前記半導体基板のエッチング前
に半導体基板をアニールして緻密な酸化膜４とする。
膜上の酸化膜の膜厚を低減し、微細化の要求に対応す
る。 【解決手段】 半導体基板１上に形成したシリコン窒化
膜３及び当該膜上のＣＶＤシリコン酸化膜４をレジスト
マスク５によりパターン化し、レジストマスク剥離後、
パターン化されたシリコン窒化膜３及びＣＶＤシリコン
酸化膜４をマスクとして半導体基板をエッチングして溝
７を形成し、該溝に絶縁物を埋め込み、前記シリコン窒
化膜３をストッパとして埋め込み絶縁物を平坦化して前
記絶縁物による素子分離領域を形成する工程を有する半
導体装置の製造方法において、前記ＣＶＤシリコン酸化
膜４の形成後であって、前記半導体基板のエッチング前
に半導体基板をアニールして緻密な酸化膜４とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にトレンチ素子分離領域の形成方法に関す
る。
法に関し、特にトレンチ素子分離領域の形成方法に関す
る。
【０００２】
【従来の技術】半導体素子の微細化や高速化を図る上
で、素子分離の間隔を狭めることが必要になっている。
従来、素子分離領域を形成する方法としては、ＬＯＣＯ
Ｓ法が一般的であったが、このような微細化の要求には
十分対応できない。そこで、このＬＯＣＯＳ法に代わる
方法として、最近、ＳＴＩ（Shallow Trench Isolatio
n）が注目されている。
で、素子分離の間隔を狭めることが必要になっている。
従来、素子分離領域を形成する方法としては、ＬＯＣＯ
Ｓ法が一般的であったが、このような微細化の要求には
十分対応できない。そこで、このＬＯＣＯＳ法に代わる
方法として、最近、ＳＴＩ（Shallow Trench Isolatio
n）が注目されている。
【０００３】従来のＳＴＩでは、シリコン基板などの半
導体基板上に薄いパッド酸化膜、窒化膜を積層し、フォ
トリソグラフィー法により素子分離する領域を開口した
レジストマスクを形成し、これをマスクに窒化膜、パッ
ド酸化膜、半導体基板を異方性エッチングして、溝（ト
レンチ）を形成し、レジストマスクを除去した後、絶縁
性物質を全面に堆積し、窒化膜をストッパとして化学機
械研磨（Chemical Mechanical Polishing: ＣＭＰ）に
より、前記トレンチに絶縁物質を埋め込んで素子分離を
形成していた。
導体基板上に薄いパッド酸化膜、窒化膜を積層し、フォ
トリソグラフィー法により素子分離する領域を開口した
レジストマスクを形成し、これをマスクに窒化膜、パッ
ド酸化膜、半導体基板を異方性エッチングして、溝（ト
レンチ）を形成し、レジストマスクを除去した後、絶縁
性物質を全面に堆積し、窒化膜をストッパとして化学機
械研磨（Chemical Mechanical Polishing: ＣＭＰ）に
より、前記トレンチに絶縁物質を埋め込んで素子分離を
形成していた。
【０００４】この時、レジストマスクのパターンが所望
の形状に形成できなかった場合には、レジストマスクを
剥離して、レジストマスクの再形成（再工事）が必要と
なる場合がある。しかしながら、レジストマスク剥離時
に剥離液である酸溶液により窒化膜表面が荒らされて、
窒化膜表面上の光学特性が変化し、再工事の効率が悪化
するという問題があった。つまり、窒化膜膜厚変動によ
り定在波の影響で所望のパターンが形成できない場合が
あり、再工事の度に膜厚が変動してしまうことから、パ
ターン形成に困難を極めていた。
の形状に形成できなかった場合には、レジストマスクを
剥離して、レジストマスクの再形成（再工事）が必要と
なる場合がある。しかしながら、レジストマスク剥離時
に剥離液である酸溶液により窒化膜表面が荒らされて、
窒化膜表面上の光学特性が変化し、再工事の効率が悪化
するという問題があった。つまり、窒化膜膜厚変動によ
り定在波の影響で所望のパターンが形成できない場合が
あり、再工事の度に膜厚が変動してしまうことから、パ
ターン形成に困難を極めていた。
【０００５】従来、このような再工事における問題を解
決するため、窒化膜上にシリコン酸化膜を堆積すること
が提案されている。以下、図面を参照してこの従来技術
を説明する。
決するため、窒化膜上にシリコン酸化膜を堆積すること
が提案されている。以下、図面を参照してこの従来技術
を説明する。
【０００６】図５は、従来技術になるトレンチ素子分離
の形成方法を説明する工程断面図である。まず、図５
（ａ）に示すように、Ｓｉ基板１などの半導体基板上に
薄いパッド酸化膜２を熱酸化法などにより形成し、続い
て、シリコン窒化膜３をＬＰＣＶＤ法などにより所望の
厚みに形成する。更にその上にシリコン酸化膜４’をＬ
ＰＣＶＤ法などにより１０００〜２０００Å程度の厚み
に形成する。続いて、図５（ｂ）に示すように、レジス
トを塗布し、通常のフォトリソ工程により素子分離を形
成する部分を開口するようにレジストマスク５を形成
し、これをマスクに酸化膜４’、窒化膜３、パッド酸化
膜２を順次ドライエッチングして、Ｓｉ基板１表面を露
出させて開口６を形成する。続いて、レジストマスク５
を剥離し、前記酸化膜４’をマスクに露出したＳｉ基板
１表面を異方性エッチング、特にドライエッチングして
２０００〜４０００Å程度のトレンチ７を形成する（図
５（ｃ））。尚、Ｓｉ基板１のエッチング時に、酸化膜
４’も同時にエッチングされて膜減りするため、前記の
ように酸化膜４’は厚く形成する必要がある。又、Ｓｉ
基板エッチング時にレジストマスク５を剥離するのは、
酸化膜４’、窒化膜３及びパッド酸化膜２のエッチング
時に酸化膜エッチング用のエッチングガスと酸化膜、窒
化膜エッチング用のエッチングガスと窒化膜などの或い
はこれらのエッチングガスとレジスト材料とが反応して
エッチング残渣（以下、「絶縁物由来のエッチング残
渣」と称す）が形成されるが、そのままレジストマスク
５をマスクとしてＳｉ基板をエッチングすると、Ｓｉと
エッチングガスとの反応生成物などのエッチング残渣
（以下、「Ｓｉ由来のエッチング残渣」と称す）が形成
される。これらエッチング残渣は、その後のトレンチ内
への酸化膜埋め込み前に除去する必要がある。ここで絶
縁物由来のエッチング残渣の除去はＯ2プラズマ処理後
に酸系の液、例えばレジストの剥離液などで処理するこ
とができるが、Ｓｉ由来のエッチング残渣は除去困難と
なる。一方、酸系剥離液のみで処理すると、絶縁物由来
のエッチング残渣の除去が困難となり、これらのエッチ
ング残渣を同時に除去することはできない。そこで、Ｓ
ｉ基板エッチング前にレジストマスク５を剥離して、絶
縁物由来のエッチング残渣を除去し、その後、酸化膜
４’をマスクにＳｉ基板をエッチングして、その後Ｓｉ
由来のエッチング残渣を除去するようにした。
の形成方法を説明する工程断面図である。まず、図５
（ａ）に示すように、Ｓｉ基板１などの半導体基板上に
薄いパッド酸化膜２を熱酸化法などにより形成し、続い
て、シリコン窒化膜３をＬＰＣＶＤ法などにより所望の
厚みに形成する。更にその上にシリコン酸化膜４’をＬ
ＰＣＶＤ法などにより１０００〜２０００Å程度の厚み
に形成する。続いて、図５（ｂ）に示すように、レジス
トを塗布し、通常のフォトリソ工程により素子分離を形
成する部分を開口するようにレジストマスク５を形成
し、これをマスクに酸化膜４’、窒化膜３、パッド酸化
膜２を順次ドライエッチングして、Ｓｉ基板１表面を露
出させて開口６を形成する。続いて、レジストマスク５
を剥離し、前記酸化膜４’をマスクに露出したＳｉ基板
１表面を異方性エッチング、特にドライエッチングして
２０００〜４０００Å程度のトレンチ７を形成する（図
５（ｃ））。尚、Ｓｉ基板１のエッチング時に、酸化膜
４’も同時にエッチングされて膜減りするため、前記の
ように酸化膜４’は厚く形成する必要がある。又、Ｓｉ
基板エッチング時にレジストマスク５を剥離するのは、
酸化膜４’、窒化膜３及びパッド酸化膜２のエッチング
時に酸化膜エッチング用のエッチングガスと酸化膜、窒
化膜エッチング用のエッチングガスと窒化膜などの或い
はこれらのエッチングガスとレジスト材料とが反応して
エッチング残渣（以下、「絶縁物由来のエッチング残
渣」と称す）が形成されるが、そのままレジストマスク
５をマスクとしてＳｉ基板をエッチングすると、Ｓｉと
エッチングガスとの反応生成物などのエッチング残渣
（以下、「Ｓｉ由来のエッチング残渣」と称す）が形成
される。これらエッチング残渣は、その後のトレンチ内
への酸化膜埋め込み前に除去する必要がある。ここで絶
縁物由来のエッチング残渣の除去はＯ2プラズマ処理後
に酸系の液、例えばレジストの剥離液などで処理するこ
とができるが、Ｓｉ由来のエッチング残渣は除去困難と
なる。一方、酸系剥離液のみで処理すると、絶縁物由来
のエッチング残渣の除去が困難となり、これらのエッチ
ング残渣を同時に除去することはできない。そこで、Ｓ
ｉ基板エッチング前にレジストマスク５を剥離して、絶
縁物由来のエッチング残渣を除去し、その後、酸化膜
４’をマスクにＳｉ基板をエッチングして、その後Ｓｉ
由来のエッチング残渣を除去するようにした。
【０００７】この工程の後、形成したトレンチ７内部を
酸化膜で埋め込む。この時、トレンチ形成時の異方性エ
ッチングによりシリコン基板にエッチングダメージが導
入されているため、熱酸化膜８を形成して、そのダメー
ジを除いておく（図５（ｄ））。続いて、ＨＤＰＣＶＤ
（High Density Plasma Chemical Vapor Deposition）
法などのＣＶＤ法により全面に厚いＣＶＤ酸化膜９を堆
積し（図６（ａ））、窒化膜３をストッパとして化学機
械研磨（ＣＭＰ）法にてＣＶＤ酸化膜９を研磨する（図
６（ｂ））。最後に、窒化膜３を熱リン酸で、パッド酸
化膜２をフッ酸系溶液で除去することで、図６（ｃ）に
示すようにトレンチ素子分離が形成される。
酸化膜で埋め込む。この時、トレンチ形成時の異方性エ
ッチングによりシリコン基板にエッチングダメージが導
入されているため、熱酸化膜８を形成して、そのダメー
ジを除いておく（図５（ｄ））。続いて、ＨＤＰＣＶＤ
（High Density Plasma Chemical Vapor Deposition）
法などのＣＶＤ法により全面に厚いＣＶＤ酸化膜９を堆
積し（図６（ａ））、窒化膜３をストッパとして化学機
械研磨（ＣＭＰ）法にてＣＶＤ酸化膜９を研磨する（図
６（ｂ））。最後に、窒化膜３を熱リン酸で、パッド酸
化膜２をフッ酸系溶液で除去することで、図６（ｃ）に
示すようにトレンチ素子分離が形成される。
【０００８】
【発明が解決しようとする課題】前記したように、窒化
膜３上に形成する酸化膜４’はＳｉ基板１のエッチング
時に膜減りするため、厚く形成する必要がある。その理
由は、図７に示すように、酸化膜４’の膜厚が薄いと、
Ｓｉ基板エッチング時に酸化膜４’もエッチングされて
消失し（４”）、窒化膜３が露出してしまい、窒化膜３
が露出した状態でトレンチエッチングを続けると、トレ
ンチ底にエッチングガスと窒化膜との反応生成物による
柱状の残渣１２が発生してしまう。このような残渣が発
生すると、所望形状のトレンチが形成できなくなるとい
う問題があり、このような残渣を発生させないために酸
化膜４’を十分厚く形成していた。
膜３上に形成する酸化膜４’はＳｉ基板１のエッチング
時に膜減りするため、厚く形成する必要がある。その理
由は、図７に示すように、酸化膜４’の膜厚が薄いと、
Ｓｉ基板エッチング時に酸化膜４’もエッチングされて
消失し（４”）、窒化膜３が露出してしまい、窒化膜３
が露出した状態でトレンチエッチングを続けると、トレ
ンチ底にエッチングガスと窒化膜との反応生成物による
柱状の残渣１２が発生してしまう。このような残渣が発
生すると、所望形状のトレンチが形成できなくなるとい
う問題があり、このような残渣を発生させないために酸
化膜４’を十分厚く形成していた。
【０００９】しかしながら、厚い酸化膜４’をエッチン
グして開口を形成すると、開口幅寸法の変動が膜厚に比
例して大きくなるという問題がある。昨今、半導体装置
の微細化が進む中で、開口幅寸法の変動の許容範囲はよ
り狭められる傾向にあり、このような厚い酸化膜では対
応しきれなくなりつつある。
グして開口を形成すると、開口幅寸法の変動が膜厚に比
例して大きくなるという問題がある。昨今、半導体装置
の微細化が進む中で、開口幅寸法の変動の許容範囲はよ
り狭められる傾向にあり、このような厚い酸化膜では対
応しきれなくなりつつある。
【００１０】従って、本発明の目的は、従来厚く形成し
なければならなかった窒化膜上の酸化膜の膜厚を低減
し、上記微細化の要求に対応することである。
なければならなかった窒化膜上の酸化膜の膜厚を低減
し、上記微細化の要求に対応することである。
【００１１】
【課題を解決するための手段】本発明者は、上記課題を
解決するべく鋭意検討した結果、従来、窒化膜上に形成
したＣＶＤ法により成膜したままのＣＶＤ酸化膜にアニ
ール処理を施すことにより、膜の緻密化が起こり、その
結果、シリコン基板などの半導体基板のエッチングの際
に、この緻密化された酸化膜がエッチングされにくくな
り、膜減りが少なくなることを見出した。つまり、この
ような緻密化を行うことで、従来のような窒化膜上の酸
化膜を厚く形成する必要がなくなり、開口幅寸法の変動
が抑えられる。
解決するべく鋭意検討した結果、従来、窒化膜上に形成
したＣＶＤ法により成膜したままのＣＶＤ酸化膜にアニ
ール処理を施すことにより、膜の緻密化が起こり、その
結果、シリコン基板などの半導体基板のエッチングの際
に、この緻密化された酸化膜がエッチングされにくくな
り、膜減りが少なくなることを見出した。つまり、この
ような緻密化を行うことで、従来のような窒化膜上の酸
化膜を厚く形成する必要がなくなり、開口幅寸法の変動
が抑えられる。
【００１２】すなわち本発明は、半導体基板上に形成し
たシリコン窒化膜及び当該膜上のＣＶＤシリコン酸化膜
をレジストマスクによりパターン化し、レジストマスク
剥離後、パターン化されたシリコン窒化膜及びＣＶＤシ
リコン酸化膜をマスクとして半導体基板をエッチングし
て溝を形成し、該溝に絶縁物を埋め込み、前記シリコン
窒化膜をストッパとして埋め込み絶縁物を平坦化して前
記絶縁物による素子分離領域を形成する工程を有する半
導体装置の製造方法において、前記ＣＶＤシリコン酸化
膜の形成後であって、前記半導体基板のエッチング前に
半導体基板をアニールすることを特徴とする半導体装置
の製造方法である。
たシリコン窒化膜及び当該膜上のＣＶＤシリコン酸化膜
をレジストマスクによりパターン化し、レジストマスク
剥離後、パターン化されたシリコン窒化膜及びＣＶＤシ
リコン酸化膜をマスクとして半導体基板をエッチングし
て溝を形成し、該溝に絶縁物を埋め込み、前記シリコン
窒化膜をストッパとして埋め込み絶縁物を平坦化して前
記絶縁物による素子分離領域を形成する工程を有する半
導体装置の製造方法において、前記ＣＶＤシリコン酸化
膜の形成後であって、前記半導体基板のエッチング前に
半導体基板をアニールすることを特徴とする半導体装置
の製造方法である。
【００１３】
【発明の実施の形態】本発明においては、窒化膜上への
ＣＶＤシリコン酸化膜形成後に、前記半導体基板のアニ
ールを行う。このアニールは、レジスト塗布前、或いは
半導体基板上の絶縁膜をパターニング後に行うことがで
きる。アニール条件は不活性ガス雰囲気中、酸化雰囲気
中で行うことができ、レジスト塗布前では酸化雰囲気
中、特にＨ2−Ｏ2雰囲気下で行うと効果が高い。一方、
絶縁膜のパターニング後では、露出した半導体基板表面
が酸化されることを防止するため、不活性ガス雰囲気中
で行う。
ＣＶＤシリコン酸化膜形成後に、前記半導体基板のアニ
ールを行う。このアニールは、レジスト塗布前、或いは
半導体基板上の絶縁膜をパターニング後に行うことがで
きる。アニール条件は不活性ガス雰囲気中、酸化雰囲気
中で行うことができ、レジスト塗布前では酸化雰囲気
中、特にＨ2−Ｏ2雰囲気下で行うと効果が高い。一方、
絶縁膜のパターニング後では、露出した半導体基板表面
が酸化されることを防止するため、不活性ガス雰囲気中
で行う。
【００１４】このようにアニールすることで、ＣＶＤシ
リコン酸化膜が緻密化されて半導体基板のエッチング時
に半導体基板とのエッチング選択比が高くなり、エッチ
ングされ難くなることで、従来よりＣＶＤシリコン酸化
膜を薄くすることができる。つまり、従来、２０００〜
４０００Å程度のトレンチを形成するには、１０００〜
２０００Å必要であったのに対し、本発明では、１００
０Å未満とすることができる。尚、膜厚の下限について
は、形成すべき溝の深さにより一概に規定することはで
きないが、膜の平坦性や、半導体基板とのエッチング選
択比との観点から２００Å以上とするのが望ましい。
リコン酸化膜が緻密化されて半導体基板のエッチング時
に半導体基板とのエッチング選択比が高くなり、エッチ
ングされ難くなることで、従来よりＣＶＤシリコン酸化
膜を薄くすることができる。つまり、従来、２０００〜
４０００Å程度のトレンチを形成するには、１０００〜
２０００Å必要であったのに対し、本発明では、１００
０Å未満とすることができる。尚、膜厚の下限について
は、形成すべき溝の深さにより一概に規定することはで
きないが、膜の平坦性や、半導体基板とのエッチング選
択比との観点から２００Å以上とするのが望ましい。
【００１５】アニール温度としては、ＣＶＤシリコン酸
化膜の成膜時の温度、例えば、ＴＥＯＳを用いたＬＰＣ
ＶＤ法では、６５０〜７００℃、Ｏ3／ＴＥＯＳを用い
た常圧ＣＶＤでは４００℃程度であるが、この成膜時の
温度よりも高い温度であれば緻密化が進行する。好まし
くは７００℃以上とするのが望ましい。アニール温度は
高いほど効果が大きいが、シリコン酸化膜の軟化温度よ
り高くすることは避けるべきであり、その点で、１２０
０℃までとするのが望ましい。
化膜の成膜時の温度、例えば、ＴＥＯＳを用いたＬＰＣ
ＶＤ法では、６５０〜７００℃、Ｏ3／ＴＥＯＳを用い
た常圧ＣＶＤでは４００℃程度であるが、この成膜時の
温度よりも高い温度であれば緻密化が進行する。好まし
くは７００℃以上とするのが望ましい。アニール温度は
高いほど効果が大きいが、シリコン酸化膜の軟化温度よ
り高くすることは避けるべきであり、その点で、１２０
０℃までとするのが望ましい。
【００１６】尚、半導体基板に形成した溝に埋め込む絶
縁物としては、従来公知のシリコン酸化膜やポリシリコ
ンなどを使用することができる。
縁物としては、従来公知のシリコン酸化膜やポリシリコ
ンなどを使用することができる。
【００１７】素子の微細化に伴い、トレンチ幅も狭く形
成する必要があり、トレンチパターン形成の際のフォト
リソ工程では、ＫｒＦなどのエキシマレーザーによる短
波長露光が必要となっている。ｉ線を用いた従来の露光
時には窒化膜からの反射はあまりなく、問題とはならな
かったが、このような短波長露光による微細パターン形
成時には、窒化膜からの反射光により所望通りにパター
ンが形成できなくなっており、反射防止膜としてＳｉＯ
Ｎ膜などを用いることが提案されている。本発明におい
ても、ＳｉＯＮ膜を窒化膜と表面の酸化膜との間に介在
させることで、更なる微細化の要求にも対応し得るもの
である。尚、ＳｉＯＮ膜の膜厚としては、反射防止膜と
しての機能が発現し得る膜厚であればよいが、あまり厚
く形成すると、エッチングが煩雑となることから、１０
００Å程度を上限とする。
成する必要があり、トレンチパターン形成の際のフォト
リソ工程では、ＫｒＦなどのエキシマレーザーによる短
波長露光が必要となっている。ｉ線を用いた従来の露光
時には窒化膜からの反射はあまりなく、問題とはならな
かったが、このような短波長露光による微細パターン形
成時には、窒化膜からの反射光により所望通りにパター
ンが形成できなくなっており、反射防止膜としてＳｉＯ
Ｎ膜などを用いることが提案されている。本発明におい
ても、ＳｉＯＮ膜を窒化膜と表面の酸化膜との間に介在
させることで、更なる微細化の要求にも対応し得るもの
である。尚、ＳｉＯＮ膜の膜厚としては、反射防止膜と
しての機能が発現し得る膜厚であればよいが、あまり厚
く形成すると、エッチングが煩雑となることから、１０
００Å程度を上限とする。
【００１８】
【実施例】以下、実施例により本発明を具体的に説明す
るが、本発明はこれらの実施例のみに限定されるもので
はない。
るが、本発明はこれらの実施例のみに限定されるもので
はない。
【００１９】実施例１ 図面を参照して本発明の第１の実施例を説明する。図
１、２は、本発明の第１の実施例に係る半導体装置の製
造方法の工程断面図である。
１、２は、本発明の第１の実施例に係る半導体装置の製
造方法の工程断面図である。
【００２０】まず、Ｓｉ基板１を９００℃、Ｈ2−Ｏ2雰
囲気中で熱酸化して、２００Å程度の厚みのパッド酸化
膜２を形成し、その上に、シラン及びアンモニアを原料
ガスとして、７００〜８００℃程度の温度範囲でＬＰＣ
ＶＤ法により窒化膜（Ｓｉ3Ｎ4）膜３を１５００Å程度
の厚みに成膜する。更に、ＴＥＯＳを原料として６５０
〜７００℃の温度範囲でＬＰＣＶＤ法により５００Å程
度の膜厚のＣＶＤシリコン酸化膜（ＳｉＯ2）膜を形成
する。
囲気中で熱酸化して、２００Å程度の厚みのパッド酸化
膜２を形成し、その上に、シラン及びアンモニアを原料
ガスとして、７００〜８００℃程度の温度範囲でＬＰＣ
ＶＤ法により窒化膜（Ｓｉ3Ｎ4）膜３を１５００Å程度
の厚みに成膜する。更に、ＴＥＯＳを原料として６５０
〜７００℃の温度範囲でＬＰＣＶＤ法により５００Å程
度の膜厚のＣＶＤシリコン酸化膜（ＳｉＯ2）膜を形成
する。
【００２１】このようにパッド酸化膜２、窒化膜３、Ｃ
ＶＤシリコン酸化膜を成膜したＳｉ基板１をＨ2−Ｏ2雰
囲気中、９００℃で３０分間アニール処理することで、
表面のＣＶＤシリコン酸化膜が緻密化される。以下、緻
密化された酸化膜を酸化膜４として説明する（図１
（ａ））。
ＶＤシリコン酸化膜を成膜したＳｉ基板１をＨ2−Ｏ2雰
囲気中、９００℃で３０分間アニール処理することで、
表面のＣＶＤシリコン酸化膜が緻密化される。以下、緻
密化された酸化膜を酸化膜４として説明する（図１
（ａ））。
【００２２】続いて、酸化膜４上にレジストを塗布し、
フォトリソ工程により所定のパターンを形成してレジス
トマスク５とし、このレジストマスク５をマスクとして
酸化膜４、窒化膜３、パッド酸化膜２をそれぞれ異方性
ドライエッチングし、開口６を形成する（図１
（ｂ））。
フォトリソ工程により所定のパターンを形成してレジス
トマスク５とし、このレジストマスク５をマスクとして
酸化膜４、窒化膜３、パッド酸化膜２をそれぞれ異方性
ドライエッチングし、開口６を形成する（図１
（ｂ））。
【００２３】Ｏ2プラズマによりアッシングし、レジス
ト剥離液を用いてレジストマスク５及び開口６内壁に付
着したエッチング残渣を除去した後、酸化膜４をマスク
として開口６に露出したＳｉ基板１をドライエッチング
し、トレンチ７を形成する（図１（ｃ））。ここでは、
トレンチ深さとして、２５００Åのトレンチを形成し
た。
ト剥離液を用いてレジストマスク５及び開口６内壁に付
着したエッチング残渣を除去した後、酸化膜４をマスク
として開口６に露出したＳｉ基板１をドライエッチング
し、トレンチ７を形成する（図１（ｃ））。ここでは、
トレンチ深さとして、２５００Åのトレンチを形成し
た。
【００２４】続いて、Ｎ2−Ｏ2雰囲気下、１１００℃で
熱酸化して、トレンチ内壁に４００Å程度の熱酸化膜８
を形成した（図１（ｄ））。
熱酸化して、トレンチ内壁に４００Å程度の熱酸化膜８
を形成した（図１（ｄ））。
【００２５】このように形成したトレンチ内部に酸化膜
を埋め込むため、まず、図２（ａ）に示すように全面に
ＨＤＰＣＶＤ法により５５００Å程度の厚みにＣＶＤ酸
化膜９を成膜した。続いて、窒化膜３をＣＭＰストッパ
として、ＣＶＤ酸化膜９及び酸化膜４をＣＭＰ法により
研磨し、図２（ｂ）に示す構造を得た。更に窒化膜３を
熱リン酸で除去し、パッド酸化膜２をフッ酸系溶液で除
去することで、図２（ｃ）に示すようなトレンチ素子分
離が形成された。
を埋め込むため、まず、図２（ａ）に示すように全面に
ＨＤＰＣＶＤ法により５５００Å程度の厚みにＣＶＤ酸
化膜９を成膜した。続いて、窒化膜３をＣＭＰストッパ
として、ＣＶＤ酸化膜９及び酸化膜４をＣＭＰ法により
研磨し、図２（ｂ）に示す構造を得た。更に窒化膜３を
熱リン酸で除去し、パッド酸化膜２をフッ酸系溶液で除
去することで、図２（ｃ）に示すようなトレンチ素子分
離が形成された。
【００２６】実施例２ 第２の実施例では、ＫｒＦエキシマレーザーにより微細
トレンチパターンを形成する場合を例に説明する。図
３、４は、本実施例に係る半導体装置の製造方法の工程
断面図である。
トレンチパターンを形成する場合を例に説明する。図
３、４は、本実施例に係る半導体装置の製造方法の工程
断面図である。
【００２７】まず、実施例１と同様にＳｉ基板１表面
に、熱酸化によるパッド酸化膜２及び窒化膜３を形成す
る。その上に、シラン、一酸化窒素及び窒素ガスを用い
てプラズマＣＶＤ法により４００℃で３５０Å程度の膜
厚のＳｉＯＮ膜１０を成膜する。更にその上に実施例１
と同様にＣＶＤ酸化膜を成膜し、アニール処理を施して
ＣＶＤ酸化膜を緻密化して酸化膜４とする（図３
（ａ））。
に、熱酸化によるパッド酸化膜２及び窒化膜３を形成す
る。その上に、シラン、一酸化窒素及び窒素ガスを用い
てプラズマＣＶＤ法により４００℃で３５０Å程度の膜
厚のＳｉＯＮ膜１０を成膜する。更にその上に実施例１
と同様にＣＶＤ酸化膜を成膜し、アニール処理を施して
ＣＶＤ酸化膜を緻密化して酸化膜４とする（図３
（ａ））。
【００２８】次に、ＫｒＦエキシマレーザーの波長に感
光性を有する化学増幅型レジストを塗布し、ＫｒＦエキ
シマレーザーを用いたフォトリソ工程により、微細なト
レンチパターンを有するレジストマスク５を形成し、該
レジストマスク５を用いて酸化膜４、ＳｉＯＮ膜１０、
窒化膜３及びパッド酸化膜２を順次ドライエッチングし
て、開口６を形成する（図３（ｂ））。
光性を有する化学増幅型レジストを塗布し、ＫｒＦエキ
シマレーザーを用いたフォトリソ工程により、微細なト
レンチパターンを有するレジストマスク５を形成し、該
レジストマスク５を用いて酸化膜４、ＳｉＯＮ膜１０、
窒化膜３及びパッド酸化膜２を順次ドライエッチングし
て、開口６を形成する（図３（ｂ））。
【００２９】Ｏ2プラズマによりアッシングし、レジス
ト剥離液を用いてレジストマスク５及び開口６内壁に付
着したエッチング残渣を除去した後、酸化膜４をマスク
として開口６に露出したＳｉ基板１をドライエッチング
し、トレンチ７を形成する（図３（ｃ））。ここでは、
トレンチ深さとして、２５００Åのトレンチを形成し
た。
ト剥離液を用いてレジストマスク５及び開口６内壁に付
着したエッチング残渣を除去した後、酸化膜４をマスク
として開口６に露出したＳｉ基板１をドライエッチング
し、トレンチ７を形成する（図３（ｃ））。ここでは、
トレンチ深さとして、２５００Åのトレンチを形成し
た。
【００３０】続いて、Ｎ2−Ｏ2雰囲気下、１１００℃で
熱酸化して、トレンチ内壁に４００Å程度の熱酸化膜８
を形成した（図３（ｄ））。
熱酸化して、トレンチ内壁に４００Å程度の熱酸化膜８
を形成した（図３（ｄ））。
【００３１】このように形成したトレンチ内部に酸化膜
を埋め込むため、まず、図４（ａ）に示すように全面に
ＨＤＰＣＶＤ法により５５００Å程度の厚みにＣＶＤ酸
化膜９を成膜した。続いて、窒化膜３をＣＭＰストッパ
として、ＣＶＤ酸化膜９及び酸化膜４をＣＭＰ法により
研磨し、図４（ｂ）に示す構造を得た。更に窒化膜３を
熱リン酸で除去し、パッド酸化膜２をフッ酸系溶液で除
去することで、図４（ｃ）に示すようなトレンチ素子分
離が形成された。
を埋め込むため、まず、図４（ａ）に示すように全面に
ＨＤＰＣＶＤ法により５５００Å程度の厚みにＣＶＤ酸
化膜９を成膜した。続いて、窒化膜３をＣＭＰストッパ
として、ＣＶＤ酸化膜９及び酸化膜４をＣＭＰ法により
研磨し、図４（ｂ）に示す構造を得た。更に窒化膜３を
熱リン酸で除去し、パッド酸化膜２をフッ酸系溶液で除
去することで、図４（ｃ）に示すようなトレンチ素子分
離が形成された。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
トレンチ形成のためのハードマスクとして使用する窒化
膜上のシリコン酸化膜の厚みを薄くすることができ、開
口幅寸法の変動を抑制できる。その結果、半導体装置の
微細化の要求を満たすことができる。
トレンチ形成のためのハードマスクとして使用する窒化
膜上のシリコン酸化膜の厚みを薄くすることができ、開
口幅寸法の変動を抑制できる。その結果、半導体装置の
微細化の要求を満たすことができる。
【図１】本発明の第１の実施例になる半導体装置の製造
工程断面図である。
工程断面図である。
【図２】本発明の第１の実施例になる半導体装置の製造
工程断面図である。
工程断面図である。
【図３】本発明の第２の実施例になる半導体装置の製造
工程断面図である。
工程断面図である。
【図４】本発明の第２の実施例になる半導体装置の製造
工程断面図である。
工程断面図である。
【図５】従来技術になる半導体装置の製造工程断面図で
ある。
ある。
【図６】従来技術になる半導体装置の製造工程断面図で
ある。
ある。
【図７】従来技術による問題点を説明する概念図であ
る。
る。
１ Ｓｉ基板 ２ パッド酸化膜 ３ 窒化膜 ４ 酸化膜 ５ レジストマスク ６ 開口 ７ トレンチ ８ 熱酸化膜 ９ ＣＶＤ酸化膜 １０ ＳｉＯＮ膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA34 AA45 DA02 DA03 DA04 DA23 DA24 DA25 DA33 DA53 DA74 5F058 BA02 BA09 BD02 BD04 BD10 BD15 BF07 BF23 BF25 BF30 BF55 BF63 BH01 BH11 BJ01 BJ06
Claims (8)
- 【請求項１】 半導体基板上に形成したシリコン窒化膜
及び当該膜上のＣＶＤシリコン酸化膜をレジストマスク
によりパターン化し、レジストマスク剥離後、パターン
化されたシリコン窒化膜及びＣＶＤシリコン酸化膜をマ
スクとして半導体基板をエッチングして溝を形成し、該
溝に絶縁物を埋め込み、前記シリコン窒化膜をストッパ
として埋め込み絶縁物を平坦化して前記絶縁物による素
子分離領域を形成する工程を有する半導体装置の製造方
法において、前記ＣＶＤシリコン酸化膜の形成後であっ
て、前記半導体基板のエッチング前に半導体基板をアニ
ールすることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記アニールは、レジスト塗布前に酸化
雰囲気中で行うことを特徴とする請求項１に記載の半導
体装置の製造方法。 - 【請求項３】 前記アニールは、シリコン窒化膜及びＣ
ＶＤシリコン酸化膜をパターン化後に不活性ガス雰囲気
中で行うことを特徴とする請求項１に記載の半導体装置
の製造方法。 - 【請求項４】 前記ＣＶＤシリコン酸化膜の膜厚が２０
０Å以上、１０００Å未満であることを特徴とする請求
項１乃至３のいずれか１項に記載の半導体装置の製造方
法。 - 【請求項５】 前記アニール温度は、ＣＶＤシリコン酸
化膜の成膜時の温度よりも高いことを特徴とする請求項
１乃至４のいずれか１項に記載の半導体装置の製造方
法。 - 【請求項６】 前記アニール温度は、７００〜１２００
℃の温度範囲であることを特徴とする請求項５に記載の
半導体装置の製造方法。 - 【請求項７】 前記シリコン窒化膜とＣＶＤシリコン酸
化膜との間にＳｉＯＮ膜を有することを特徴とする請求
項１乃至６のいずれか１項に記載の半導体装置の製造方
法。 - 【請求項８】 前記ＳｉＯＮ膜の膜厚が、１０００Å以
下であることを特徴とする請求項７に記載の半導体装置
の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21234299A JP3439388B2 (ja) | 1999-07-27 | 1999-07-27 | 半導体装置の製造方法 |
| TW089114500A TW454298B (en) | 1999-07-27 | 2000-07-20 | Manufacturing method of semiconductor device |
| US09/621,566 US6509271B1 (en) | 1999-07-27 | 2000-07-21 | Manufacturing method of semiconductor device |
| KR1020000042941A KR20010030004A (ko) | 1999-07-27 | 2000-07-26 | 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21234299A JP3439388B2 (ja) | 1999-07-27 | 1999-07-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001044274A true JP2001044274A (ja) | 2001-02-16 |
| JP3439388B2 JP3439388B2 (ja) | 2003-08-25 |
Family
ID=16620958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21234299A Expired - Fee Related JP3439388B2 (ja) | 1999-07-27 | 1999-07-27 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6509271B1 (ja) |
| JP (1) | JP3439388B2 (ja) |
| KR (1) | KR20010030004A (ja) |
| TW (1) | TW454298B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005203508A (ja) * | 2004-01-14 | 2005-07-28 | Renesas Technology Corp | 半導体装置の製造方法 |
| US6979610B2 (en) | 2002-10-30 | 2005-12-27 | Fujitsu Limited | Semiconductor device fabrication method |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050064344A1 (en) * | 2003-09-18 | 2005-03-24 | University Of Texas System Board Of Regents | Imprint lithography templates having alignment marks |
| GB2379796A (en) * | 2001-09-14 | 2003-03-19 | Zarlink Semiconductor Ltd | A method of forming a low resistance contact |
| US6777307B1 (en) * | 2001-12-04 | 2004-08-17 | Cypress Semiconductor Corp. | Method of forming semiconductor structures with reduced step heights |
| US6576530B1 (en) * | 2002-10-01 | 2003-06-10 | Nanya Technology Corporation | Method of fabricating shallow trench isolation |
| JP5319868B2 (ja) * | 2005-10-17 | 2013-10-16 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| KR100801053B1 (ko) * | 2006-10-27 | 2008-02-04 | 삼성전자주식회사 | 소자 분리 방법 및 이를 이용한 이미지 소자의 형성 방법 |
| KR100821852B1 (ko) * | 2006-11-29 | 2008-04-14 | 동부일렉트로닉스 주식회사 | 다양한 크기의 패턴을 구비한 웨이퍼 및 그 제조 방법 |
| KR20090052024A (ko) * | 2007-11-20 | 2009-05-25 | 삼성전기주식회사 | 절연층의 손상 없는 금속 패턴 형성 방법 |
| CN111211086A (zh) * | 2019-05-13 | 2020-05-29 | 合肥晶合集成电路有限公司 | 半导体结构的形成方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2131668C (en) * | 1993-12-23 | 1999-03-02 | Carol Galli | Isolation structure using liquid phase oxide deposition |
| KR0183860B1 (ko) * | 1996-05-21 | 1999-04-15 | 김광호 | 반도체 장치의 트렌치 소자 분리 방법 |
-
1999
- 1999-07-27 JP JP21234299A patent/JP3439388B2/ja not_active Expired - Fee Related
-
2000
- 2000-07-20 TW TW089114500A patent/TW454298B/zh not_active IP Right Cessation
- 2000-07-21 US US09/621,566 patent/US6509271B1/en not_active Expired - Lifetime
- 2000-07-26 KR KR1020000042941A patent/KR20010030004A/ko active Search and Examination
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6979610B2 (en) | 2002-10-30 | 2005-12-27 | Fujitsu Limited | Semiconductor device fabrication method |
| JP2005203508A (ja) * | 2004-01-14 | 2005-07-28 | Renesas Technology Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3439388B2 (ja) | 2003-08-25 |
| TW454298B (en) | 2001-09-11 |
| KR20010030004A (ko) | 2001-04-16 |
| US6509271B1 (en) | 2003-01-21 |
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