KR100821852B1 - 다양한 크기의 패턴을 구비한 웨이퍼 및 그 제조 방법 - Google Patents

다양한 크기의 패턴을 구비한 웨이퍼 및 그 제조 방법 Download PDF

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Abstract

본 발명은 다양한 크기의 패턴을 구비한 웨이퍼 제조 방법에 관한 것으로서,
웨이퍼 위에 식각 정지막을 증착하는 단계, 상기 식각 정지막 위에 단차가 형성된 절연막을 형성하는 단계, 상기 단차가 형성된 절연막 위에 포토레지스트 필름을 도포하는 단계, 상기 포토레지스트 필름을 노광, 현상하여 다양한 폭을 가지는 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 식각 마스크로 삼아 상기 절연막을 식각하는 단계를 포함하여 구성되어,
하나의 웨이퍼에 서로 다른 깊이 및 폭을 갖는 패턴들을 형성함으로써, 재료비, 장비 사용 비용 등의 공정 개발 원가를 절감할 수 있고, 반도체 소자 개발 비용을 절감할 수 있는 효과가 있다.

Description

다양한 크기의 패턴을 구비한 웨이퍼 및 그 제조 방법{The wafer which has all the pattern of the size which is various and the manufacturing method}
도 1 내지 도 5는 본 발명에 따른 다양한 크기의 패턴을 구비한 웨이퍼 제조 방법을 도시한 공정도,
도 6은 도 5의 도면 부호 a, b, c, d 부분을 확대한 확대도이다.
본 발명은 다양한 크기의 패턴을 구비한 웨이퍼 및 그 제조 방법에 관한 것이다.
반도체 소자의 테크놀로지 노드(Technology node)가 발전할수록 더욱 미세해지는 패턴을 형성시키기 위해 새로운 공정이 등장하거나 기존의 공정을 더욱 최적화하는 공정 개발이 요구된다.
여기서 패턴의 형상은 패턴의 넓이 혹은 폭(width), 깊이(thickness), 벽면의 기울기(slope) 등으로 정의할 수 있다. 패턴의 폭, 깊이, 기울기에 따른 영향이 모두 검사된 후에 비로서 공정 개발을 착수하여 완료할 수 있다.
즉, 다양한 인자(factor)에 의해 패턴의 갭필(gapfill) 공정 등은 영향 받기 때문에 공정을 개발함에 있어서 다양한 웨이퍼가 준비되어야 한다. 여기서 다양한 웨이퍼라 함은, 패턴의 폭에 따른 각각의 웨이퍼, 패턴의 깊이에 따른 각각의 웨이퍼, 패턴의 기울기에 따른 각각의 웨이퍼를 말한다.
상기와 같이 많은 웨이퍼가 필요하게 되므로, 그 만큼 재료비가 상승하게 되고, 테스트 비용, 장비 사용 비용 등 공정 개발 원가가 기하 급수적으로 증가하게 되는 문제점이 있다.
본 발명은 상기한 바와 같은 종래의 문제점을 개선하기 위한 것으로서, 하나의 웨이퍼에 서로 다른 깊이 및 폭을 갖는 패턴들을 형성함으로써, 재료비, 장비 사용 비용 등의 공정 개발 원가를 절감할 수 있고, 반도체 소자 개발 비용을 절감할 수 있는 다양한 크기의 패턴을 구비한 웨이퍼 및 그 제조 방법을 제공하는 데 있다.
본 발명에 따른 다양한 크기의 패턴을 구비한 웨이퍼 제조 방법은,
웨이퍼 위에 식각 정지막을 증착하는 단계, 상기 식각 정지막 위에 단차가 형성된 절연막을 형성하는 단계, 상기 단차가 형성된 절연막 위에 포토레지스트 필 름을 도포하는 단계, 상기 포토레지스트 필름을 노광, 현상하여 다양한 폭을 가지는 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 식각 마스크로 삼아 상기 절연막을 식각하는 단계를 포함한다.
또한, 본 발명에 따른 다양한 크기의 패턴을 구비한 웨이퍼는,
웨이퍼 및, 상기 웨이퍼 위에 다양한 폭과 깊이로 형성된 절연막 패턴들을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 우선, 도면들 중 동일한 구성요소 또는 부품들은 가능한 한 동일한 참조부호를 나타내고 있음에 유의해야 한다. 본 발명을 설명함에 있어서 관련된 공지기능 혹은 구성에 대한 구체적인 설명은 본 발명의 요지를 모호하게 하지 않기 위해 생략한다.
또한, 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
도 1 내지 도 5는 본 발명에 따른 다양한 크기의 패턴을 구비한 웨이퍼 제조 방법을 도시한 공정도, 도 6은 도 5의 도면 부호 a, b, c, d 부분을 확대한 확대도이다.
본 발명에 따른 다양한 크기의 패턴을 구비한 웨이퍼 제조 방법의 제1 실시예는 다음과 같다.
먼저, 도 1에 도시된 바와 같이, 웨이퍼(10) 위에 식각 정지막(20)을 증착한다. 여기서, 상기 웨이퍼(10)는, 예를 들면, N형 또는 P형 불순물 이온이 도핑된 실리콘 기판이다. 상기 식각 정지막(20)으로는, 예를 들면, 질화실리콘(SiN)이 사용될 수 있다. 이때, 상기 식각 정지막(20)은, 구체적으로는 500 내지 1000Å으로 형성되도록 한다.
그 다음, 도 2a에 도시된 바와 같이, 상기 식각 정지막(20) 위에 절연막(30)을 화학 기상 증착 방식(CVD)으로 증착한다. 이때, 상기 절연막(30)은 상기 웨이퍼(10)의 중앙 근처에서는 오목한 형태로 단차가 생기도록 형성하며, 상기 웨이퍼 가장 자리의 테두리에서 그 깊이(thickness)가 가장 깊어지도록 형성한다.
상기와 같이 하나의 웨이퍼에서 중앙 부분은 낮은 깊이로 형성하고, 가장 자리 부분은 높은 깊이로 형성하기 위해선, 화학 기상 증착법을 이용한 절연막 증착시에 고주파 전력(Radio Frequency power; RF power)과 가스 유량을 기상 증착될 웨이퍼 부분에 따라 달리 조절하여 형성하는데, 웨이퍼의 중앙 부분에 증착할 때에는 RF power와 가스 유량을 작게 하고 , 웨이퍼의 가장 자리 부분을 증착할 때에는 RF power와 가스 유량을 크게 하여 웨이퍼의 중앙 부분과 가장 자리 부분이 단차가 생기도록 할 수 있다.
보다 구체적으로는 웨이퍼의 중앙 부분을 증착할 때에는, RF power을 900 내지 1000W로 하고 가스 유량은 90 내지 120sccm(Standard Cubic Centimeter per Minute)으로 한다. 그리고, 웨이퍼의 가장 자리 부분을 증착할 때에는, RF power을 1700 내지 2000W로 하고 가스 유량은 130 내지 160sccm로 조절하여 절연막을 증착하면 웨이퍼의 중앙과 가장 자리 부분이 단차가 형성되도록 할 수 있다.
그 다음, 도 3에 도시된 바와 같이, 상기 단차가 형성된 절연막(30) 위에 포토레지스트 필름(40)을 도포한다. 이때, 웨이퍼의 회전력을 이용한 스핀(spin) 방식을 사용한다.
그 다음, 도 4에 도시된 바와 같이, 상기 포토레지스트 필름(40)을 스텝퍼(stepper)와 같은 노광 장비를 사용하여 상기 포토레지스트 필름(40) 위에 포토레지스트 패턴을 축소투영 노광시킨 후, 현상(developing)하여 소정 영역에 포토레지스트 패턴(41)을 형성한다. 이때, 상기 포토레지스트 패턴(41)은 상기 웨이퍼(10)의 좌측 또는 우측의 가장 자리에서는 포토레지스트 패턴의 폭이 가장 넓게 형성되도록 하고, 웨이퍼의 중앙 부분을 거쳐 반대쪽 가장 자리로 갈수록 포토레지스트 패턴의 폭이 점점 좁게 형성되도록 한다.
그 다음, 도 5에 도시된 바와 같이, 상기 포토레지스트 패턴(41)을 식각 마스크로 삼아 상기 절연막(30)을 식각하여 다양한 폭과 깊이를 가지는 절연막 패턴(31)들을 형성한다. 이때, 상기 웨이퍼(10)의 좌측 또는 우측의 가장 자리에서의 절연막 패턴의 폭이 가장 넓게 형성되도록 하고, 웨이퍼의 중앙 부분을 거쳐 반대쪽 가장 자리로 갈수록 절연막 패턴의 폭이 점점 좁게 형성된다.
또한, 상기 절연막(30)을 식각하는 방법으로는 습식 식각법, 건식 식각법, 플라즈마 식각법 등 다양한 방법으로 할 수 있지만, 선택적으로 식각할 수 있고, 이방성 식각이 가능한 반응 이온 식각법(Reactive Ion Ecthing; RIE)이 적절하다. 반응 이온 식각시에 샷(shot)당 도스(dose) 양을 적절히 변화시킴으로써 다양한 폭을 가지는 절연막 패턴 형성이 가능하다.
본 발명에 따른 다양한 크기의 패턴을 구비한 웨이퍼 제조 방법의 제2 실시예는 다음과 같다.
본 발명 웨이퍼 제조 방법의 제2 실시예에 의한 제조 방법은, 도 2b에 도시된 바와 같이, 식각 정지막(20) 위에 증착된 절연막(50)이 웨이퍼(10)의 중앙 부분이 볼록하게 형성된다는 점을 제외하면 앞서 설명한 제1 실시예와 실질적으로 동일하다. 따라서, 앞서 설명한 제1 실시예와 실질적으로 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조부호를 부여하기로 한다.
도 2b에 도시된 바와 같이, 식각 정지막(20) 위에 절연막(50)을 화학 기상 증착 방식(CVD)으로 증착하는데, 이때, 상기 절연막(50)은 상기 웨이퍼(10)의 중앙 부분은 볼록한 형태로 그 깊이가 가장 깊도록 형성하며, 상기 웨이퍼 가장 자리의 테두리에서 그 깊이(thickness)가 가장 얕아지도록 형성한다.
상기와 같이 하나의 웨이퍼에서 중앙 부분은 높은 깊이로 형성하고, 가장 자리 부분은 낮은 깊이로 형성하기 위해선, 웨이퍼의 가장 자리 부분을 증착할 때에는, RF power을 900 내지 1000W로 하고 가스 유량은 90 내지 120sccm(Standard Cubic Centimeter per Minute)으로 한다. 그리고, 웨이퍼의 중앙 부분을 증착할 때에는, RF power을 1700 내지 2000W로 하고 가스 유량은 130 내지 160sccm로 조절하여 절연막(50)을 증착한다.
상기와 같은 방법으로 제조된 본 발명 제조 방법의 제1 실시예에 따른 웨이퍼는, 웨이퍼와 상기 웨이퍼 위에 다양한 폭과 깊이로 형성된 절연막 패턴들을 포함한다.
이때, 상기 웨이퍼의 중앙 부분에 있는 절연막 패턴들은 상기 웨이퍼의 가장 자리에 있는 절연막 패턴들에 비해 깊이가 얕다.
그리고, 상기 웨이퍼의 좌측 또는 우측의 가장 자리에서 상기 절연막 패턴의 폭이 가장 넓게 형성되도록 하고, 웨이퍼의 중앙 부분을 거쳐 반대쪽 가장 자리로 갈수록 상기 절연막 패턴의 폭이 점점 좁게 형성된다.
또한, 상기 웨이퍼와 상기 절연막 패턴들 사이에 형성된 식각 정지막을 더 포함할 수 있다.
또한, 본 발명 제조 방법의 제2 실시예에 따른 웨이퍼는 상기 웨이퍼의 중앙 부분에 있는 절연막 패턴들은 상기 웨이퍼의 가장 자리에 있는 절연막 패턴들에 비해 깊이가 깊게 형성된다. 그 외 다른 구성요소는 상기 제1 실시예와 동일하다.
도 6에는 도 5의 도면 부호 a, b, c, d 부분을 확대하여 그 폭(W1 ~ W4)과 깊이(T1 ~ T4)를 표시한 것이다. 상기 a, b, c, d 부분의 종횡비(aspect ratio)를 다음과 같이 표 1에 개략적으로 나타내었다. 표 1의 내용은 제1 실시예에 따라 작성된 것이다.
position Width Thickness Aspect ratio
a Large Large Medium
b Large Small Small
c Small Small Medium
d Small Large Large
상기 [표 1]에 나타난 것과 같이 본 발명의 제조 방법은 하나의 웨이퍼에 다양한 종횡비(aspect ratio)를 갖는 절연막 패턴들을 만들 수 있다. 이렇게 제조된 웨이퍼는 각종 갭필(gapfill) 테스트를 할 때 유용하게 사용될 수 있다.
또한, 반도체 소자의 면저항, 콘택 저항 등의 전기적 특성은 패턴의 크기(dimension)에 좌우되는데, 본 발명의 웨이퍼를 사용하면 다양한 크기를 갖는 소자를 하나의 웨이퍼에서 얻을 수 있게 된다.
이상과 같이 본 발명에 따른 다양한 크기의 패턴을 구비한 웨이퍼 및 그 제조 방법을 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상 범위내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.
상기한 바와 같은 구성으로 이루어진 본 발명에 따른 다양한 크기의 패턴을 구비한 웨이퍼 및 그 제조 방법에 의하면,
하나의 웨이퍼에 서로 다른 깊이 및 폭을 갖는 패턴들을 형성함으로써, 재료비, 장비 사용 비용 등의 공정 개발 원가를 절감할 수 있고, 반도체 소자 개발 비용을 절감할 수 있는 효과가 있다.

Claims (14)

  1. 웨이퍼 위에 식각 정지막을 증착하는 단계;
    상기 식각 정지막 위에 단차가 형성된 절연막을 형성하는 단계;
    상기 단차가 형성된 절연막 위에 포토레지스트 필름을 도포하는 단계;
    상기 포토레지스트 필름을 노광, 현상하여 다양한 폭을 가지는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 삼아 상기 절연막을 식각하는 단계
    를 포함하는 다양한 크기의 패턴을 구비한 웨이퍼 제조 방법.
  2. 제 1 항에 있어서,
    상기 식각 정지막 위에 단차가 형성된 절연막을 형성하는 단계는 화학 기상 증착법으로 상기 절연막을 형성하는 다양한 크기의 패턴을 구비한 웨이퍼 제조 방법.
  3. 제 1 항에 있어서,
    상기 식각 정지막 위에 단차가 형성된 절연막을 형성하는 단계는 상기 웨이퍼의 중앙 근처에서는 오목한 형태로 단차가 생기도록 형성하며, 상기 웨이퍼 가장 자리의 테두리에서 그 깊이가 가장 깊어지도록 형성하는 다양한 크기의 패턴을 구비한 웨이퍼 제조 방법.
  4. 제 3 항에 있어서,
    상기 식각 정지막 위에 단차가 형성된 절연막을 형성하는 단계는 웨이퍼의 중앙 부분에 증착할 때에는 고주파 전력(RF power)과 가스 유량을 작게 하고 , 웨이퍼의 가장 자리 부분을 증착할 때에는 고주파 전력과 가스 유량을 크게 하는 다양한 크기의 패턴을 구비한 웨이퍼 제조 방법.
  5. 제 4 항에 있어서,
    상기 식각 정지막 위에 단차가 형성된 절연막을 형성하는 단계는 웨이퍼의 중앙 부분을 증착할 때에는, 고주파 전력을 900 내지 1000W로 하고 가스 유량은 90 내지 120sccm으로 하고, 웨이퍼의 가장 자리 부분을 증착할 때에는, 고주파 전력을 1700 내지 2000W로 하고 가스 유량은 130 내지 160sccm로 하는 다양한 크기의 패턴을 구비한 웨이퍼 제조 방법.
  6. 제 1 항에 있어서,
    상기 식각 정지막 위에 단차가 형성된 절연막을 형성하는 단계는 상기 웨이퍼의 중앙 부분은 볼록한 형태로 그 깊이가 가장 깊도록 형성하며, 상기 웨이퍼 가장 자리의 테두리에서 그 깊이가 가장 얕아지도록 형성하는 다양한 크기의 패턴을 구비한 웨이퍼 제조 방법.
  7. 제 6 항에 있어서,
    상기 식각 정지막 위에 단차가 형성된 절연막을 형성하는 단계는 웨이퍼의 중앙 부분에 증착할 때에는 고주파 전력(RF power)과 가스 유량을 크게 하고 , 웨이퍼의 가장 자리 부분을 증착할 때에는 고주파 전력과 가스 유량을 작게 하는 다양한 크기의 패턴을 구비한 웨이퍼 제조 방법.
  8. 제 7 항에 있어서,
    상기 식각 정지막 위에 단차가 형성된 절연막을 형성하는 단계는 웨이퍼의 중앙 부분을 증착할 때에는, 고주파 전력을 1700 내지 2000W로 하고 가스 유량은 130 내지 160sccm으로 하고, 웨이퍼의 가장 자리 부분을 증착할 때에는, 고주파 전력을 900 내지 1000W로 하고 가스 유량은 90 내지 120sccm로 하는 다양한 크기의 패턴을 구비한 웨이퍼 제조 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 포토레지스트 필름을 노광, 현상하여 다양한 폭을 가지는 포토레지스트 패턴을 형성하는 단계는 상기 웨이퍼의 좌측 또는 우측의 가장 자리에서는 포토레지스트 패턴의 폭이 가장 넓게 형성되도록 하고, 웨이퍼의 중앙 부분을 거쳐 반대쪽 가장 자리로 갈수록 포토레지스트 패턴의 폭이 점점 좁게 형성되도록 하는 다양한 크기의 패턴을 구비한 웨이퍼 제조 방법.
  10. 웨이퍼; 및
    상기 웨이퍼 위에 다양한 폭과 깊이로 형성된 절연막 패턴들을 포함하며,
    상기 절연막 패턴들의 적어도 일부는 폭이 넓은 순서대로 배치되고,
    상기 절연막 패턴들의 적어도 일부는 깊이가 깊은 순서대로 배치되는 반도체 기판.
  11. 제 10 항에 있어서,
    상기 웨이퍼의 중앙 부분에 있는 절연막 패턴들은 상기 웨이퍼의 가장 자리에 있는 절연막 패턴들에 비해 깊이가 얕은 반도체 기판.
  12. 제 10 항에 있어서,
    상기 웨이퍼의 중앙 부분에 있는 절연막 패턴들은 상기 웨이퍼의 가장 자리에 있는 절연막 패턴들에 비해 깊이가 깊은 반도체 기판.
  13. 제 10 항에 있어서,
    상기 웨이퍼의 좌측 또는 우측의 가장 자리에서 상기 절연막 패턴의 폭이 가장 넓게 형성되고, 웨이퍼의 중앙 부분을 거쳐 반대쪽 가장 자리로 갈수록 상기 절연막 패턴의 폭이 점점 좁게 형성되는 반도체 기판.
  14. 제 10 항에 있어서,
    상기 웨이퍼와 상기 절연막 패턴들 사이에 형성된 식각 정지막을 더 포함하는 반도체 기판.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010030004A (ko) * 1999-07-27 2001-04-16 가네꼬 히사시 반도체 장치의 제조 방법
KR20050046061A (ko) * 2003-11-13 2005-05-18 매그나칩 반도체 유한회사 반도체 소자의 금속 배선 형성 방법
KR20060006597A (ko) * 2004-07-16 2006-01-19 주식회사 하이닉스반도체 반도체 소자의 금속 콘택 형성방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010030004A (ko) * 1999-07-27 2001-04-16 가네꼬 히사시 반도체 장치의 제조 방법
KR20050046061A (ko) * 2003-11-13 2005-05-18 매그나칩 반도체 유한회사 반도체 소자의 금속 배선 형성 방법
KR20060006597A (ko) * 2004-07-16 2006-01-19 주식회사 하이닉스반도체 반도체 소자의 금속 콘택 형성방법

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