KR20010071259A - 개구부 형성 방법 - Google Patents

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Abstract

본 발명은 반도체(10)의 컨택트 저항을 감소시키는 방법에 관한 것이다. 높은 선택성의 0.25 마이크론 이하 컨택트 홀 에칭 동안의 플루오르화탄소 플라즈마의 사용에 있어서, 실리콘 이산화물(SiO2)/실리콘 질화물(Si3N4)/실리사이드(TiSix) 층의 경우, 중합 효과(polymerization effects)가 결정적이라는 것을 알게되었다. 이 공정은 먼저 SiO2를 제거하기 위해 높은 에칭 선택 화학제를 이용하며, 이후에 Si3N4-대-TiSix의 높은 선택도를 갖는 또 다른 화학제로 교체하는 단계를 포함한다. 이것으로 인해 컨택트 홀 측벽 및 바닥에 쉽게 점착하는 반응성 불포화 중합체(30)가 형성된다. 불포화(30)로부터의 플루오르는 Si3N4-대-TiSix의 에칭 선택도를 심하게 떨어뜨린다는 것을 알게되었다. Si3N4-대-TiSix의 에칭 선택도를 복원하기 위해 산화물 대 질화물의 임의의 고도의 선택적 에칭에 도포될 수 있는 상이한 중합체(30) 제거 방법이 제공된다.

Description

개구부 형성 방법{METHODS FOR REDUCING SEMICONDUCTOR CONTACT RESISTANCE}
집적 회로의 제조에 있어서, 폴리실리콘 게이트는 실리콘 기판 및 실리콘 기판내로 주입된 소스/드레인 정션상에 증착되어 트랜지스터를 형성한다. 다양한 층간 유전성 재료(interlayer dielectric materials)는 금속 상호접속부의 다양한 층 형성을 위해 게이트 및 정션상에 증착된다. 이후에 다양한 에칭 단계가 사용되어 집적 회로의 컨택트 및 상호접속부를 형성하기 위해 증착될 도전성 재료내의 층간 유전성 재료를 통해 홀을 형성한다.
에칭 단계가 하부층(underlying layer)에 대해서는 고도로 선택적인 경향으로 행해질 필요가 있는데, 즉, 층에 대한 에칭은 그 층을 비교적 신속하게 제거해야 하는 반면에 하부층은 제거하지 않거나 또는 매우 천천히 제거하야 한다. 만족할만한 에칭 선택도를 획득하기 위해, 높은 탄소 대 플루오르(C/F) 비를 포함하는플루오르화탄소 플라즈마가 통상적으로 사용된다.
불행하게도, 중합(polymerization)은 높은 C/F 비를 가지는 화학제(chemistry)에서 즉시 발생한다. 이것은 쉽게 제거되지 않는 다량의 중합체를 생성시키는 경향이 있다. 이온 충격(ion bombardment)조차도 중합체를 제거하기에는 충분하지 않다. 고 에칭 선택도를 획득하기 위한 메카니즘은 상이한 재료상에서 중합체를 형성하는데 차이가 있다.
예를 들면, 실리콘 이산화물(SiO2) 유전층 및 실리콘 질화물(Si3N4)로 이루어진 에칭 차단 층(etch stop layer)의 경우에, 플라즈마 소스로 구동된 이중 주파수(dual-frequency)는 그것이 SiO2-대-Si3N4의 높은 에칭 선택도를 획득할 수 있기 때문에 컨택트 에칭 공정을 위해 사용될 수 있다. 플라즈마는 컨택트 홀 및 바닥에 쉽게 점착할 수 있고, 이후 두꺼운 중합체 층을 생성할 수 있는 반응성 불포화 중합체(reactive unsaturated polymers)를 생성하는 높은 C/F 비율을 포함한다. 일단 SiO2유전층이 Si3N4차단 층위에서 제거되고, 산소가 더 이상 SiO2에칭 공정으로부터 국부적 환경내로 도달하지 않게 되면, 중합체는 상당한 속도(rate)로 축적되는 경향이 있다.
SiO2에칭에 있어서, CxFy를 에칭제로서 이용하는 것은, 자유 플루오르가 에칭의 원인이 되어, 실리콘과 반응하여 SiF를 형성하기 때문이다. CF 및 CF2는 플루오르화탄소 중합체의 형성을 위한 전구체(precursors)이다. 이 플루오르화탄소 층의 증착은 SiO2에칭 동안의 분해에 의해 방출된 산소와 증착된 중합체의 탄소 사이의 반응에 의해 산화물 표면상에서 감소된다. 에칭 동안 CO, CO2및 COF2와 같은 휘발성 화합물이 형성된다. 비-산화물 표면상에 (또는 Si3N4표면상에) 중합체 층이 형성되어져야 자유 플루오르로부터 표면을 보호한다.
그러나, Si3N4위에 두꺼운 중합체 층을 남겨놓음으로써 갖게되는 잠재적인 결점으로는 Si3N4-대-실리사이드(TiSix)의 에칭 선택도를 떨어뜨린다는 것이다. 실리사이드는 폴리실리콘 게이트상에 형성되어 도전성 컨택트 재료에 결합하는 낮은 컨택트 저항을 제공한다. 실질적으로, 증착된 중합체로부터의 플루오르는 완전히 공정된 웨이퍼상에서 Si3N4-대-TiSix의 에칭 선택도를 감소시킬 수 있다. 이것은 개방 또는 높은 컨택트 저항을 발생시킬 수 있다.
에칭 선택도 및 반도체 컨택트를 에칭하기 위한 공정 윈도우를 증가시키는 방법은 오랫동안 추구되어 왔지만 당업자들에게는 여저히 어려운 과제로 남아있다.
발명의 개요
높은 선택도의 실리콘 이산화물의 0.25 마이크론 이하(sub-quarter-micron contact) 컨택트 홀 에칭이 두꺼운 중합체 층을 형성하는 동안 중합은 높은 C/F 비율의 플루오르화탄소 플라즈마를 발생시킨다. 이들 두꺼운 중합체 층은 실리콘 이산화물 대 질화물 층의 에칭 선택도 및 가능하다면 질화물 대 실리사이드 층의 에칭 선택도 또한 감소시키며, 컨택트 저항은 증가시키는 것으로 알려져왔다. 본 발명은 에칭 선택도를 개선하고 컨택트 저항을 감소시키기 위해 실리콘 이산화물 에칭 후, 다음 하부층에 대한 에칭 단계 전에 중합체를 제거하는 단계를 제공한다.
높은 선택도를 갖는 실리콘 이산화물(SiO2)의 0.25 마이크론 이하(sub-quarter-micron contact) 컨택트 홀 에칭이 두꺼운 중합체 층을 형성하는 동안 중합은 높은 C/F 비율의 플루오르화탄소 플라즈마를 발생시킨다. 중합체로부터의 플루오르는 SiO2-대-Si3N4및 가능하다면 Si3N4-대-TiSx의 에칭 선택도를 심각하게 감소시킬 것이며 컨택트 저항을 증가시킬 것이다. 본 발명은 SiO2에칭 이후, 다음 하부층에 대한 에칭 단계 전에, 중합체의 제거를 제공하여 에칭 선택도를 증가시키고 컨택트 저항을 감소시킨다.
이 기술은 실리콘 이산화물 층의 비교적 얇은 하부층, 예를 들면 질화물 에칭 차단 층 및 실리사이드 층으로 인해 0.25 마이크론 이하으로 진행될 때 중합 효과가 매우 중요하게 된다. 그러므로, 실리콘 이산화물 에칭 이후, 다음 하부층을 위한 에칭 단계 이전의 중합 효과의 제거는 미래의 로버스트 공정(robust process) 구조에서 매우 유용하다.
본 발명의 상기 및 부가적인 이점들은 첨부된 도면과 결합하여 받아들여질 때 이하 상세한 기술의 이해로부터 본 기술의 당업자에게는 자명할 것이다.
본 발명은 전반적으로 반도체의 제조에서의 컨택트 홀 및 비아(via)의 형성에 관한 것으로, 좀 더 구체적으로 컨택트 홀 및 비아를 형성하는 동안 컨택트 저항을 감소시키는 것에 관한 것이다.
도 1은 중합체 형성에 의해 컨택트 홀을 구비하고 반도체 웨이퍼의 중심에 위치하는 반도체 디바이스 게이트의 부분적인 확대 단면도(partial close-up section)이다(종래기술).
도 2는 중합체 형성에 의해 컨택트 홀을 구비하고 반도체 웨이퍼의 가장자리 근처에 위치하는 반도체 디바이스 게이트의 부분적인 확대 단면도이다(종래기술).
도 3은 중합체 형성에 의해 컨택트 홀을 구비하고 반도체 웨이퍼의 중심에 위치하는 반도체 디바이스 게이트의 부분적인 확대 단면도이다.(종래기술).
도 4는 중합체 형성에 의해 컨택트 홀을 구비하고 반도체 웨이퍼의 가장자리 근처에 위치하는 반도체 디바이스 게이트의 부분적인 확대 단면도이다(종래기술).
도 5는 중합체의 형성 및 플루오르의 제거에 의해 컨택트 홀을 구비하고 반도체 웨이퍼의 중심에 위치하는 반도체 디바이스 게이트의 부분적인 확대 단면도이다.
도 6은 중합체의 형성 및 플루오르의 제거에 의해 컨택트 홀을 구비하고 반도체 웨이퍼의 가장자리 근처에 위치하는 반도체 디바이스 게이트의 부분적인 확대 단면도이다.
도 7은 중합체의 형성 및 플루오르의 제거에 의해 컨택트 홀을 구비하고 반도체 웨이퍼의 중심에 위치하는 반도체 디바이스 게이트의 부분적인 확대 단면도이다.
도 8은 중합체의 형성 및 플루오르의 제거에 의해 컨택트 홀을 구비하고 반도체 웨이퍼의 가장자리 근처에 위치하는 반도체 게이트의 부분적인 확대 단면도이다.
도 9는 본 발명에 따른 중합체 형성 및 플루오르의 제거에 의해 컨택트 홀을 구비하고 반도체 웨이퍼의 중심에 위치하는 반도체 디바이스 게이트의 부분적인 확대 단면도이다.
도 10은 본 발명에 따른 중합체 형성 제거 및 플루오르의 제거에 의해 컨택트 홀을 구비하고 반도체 웨이퍼의 가장자리 근처에 위치하는 반도체 디바이스 게이트의 부분적인 확대 단면도이다.
도 11은 본 발명에 따른 중합체 형성 제거 및 플루오르의 제거에 의해 컨택트 홀을 구비하고 반도체 웨이퍼의 중심에 위치하는 반도체 디바이스 확산 컨택트의 부분적인 확대 단면도이다.
도 12는 본 발명에 따른 중합체 형성 제거 및 플루오르의 제거에 의해 컨택트 홀을 구비하고 반도체 웨이퍼의 가장자리에 위치하는 반도체 디바이스 확산 컨택트의 부분적인 확대 단면도이다.
이제 도 1을 참조하면, 도 1에는 반도체 기판(12)상에 게이트 산화물(14) 및 폴리실리콘 게이트(16)를 가지는 반도체 디바이스(10)를 구비한 반도체 웨이퍼(도시되지 않음) 일부의 부분적인 확대 단면도가 도시된다. 폴리실리콘 게이트(16)는 상부상에 형성된 실리사이드 층(20) 및 폴리실리콘 게이트(16) 둘레에 형성되는 측벽 스페이서(18)를 갖는다.
에칭 차단(etch stop) 또는 질화물 층(22)이 실리콘 기판(12), 스페이서(18) 및 실리사이드층(20) 위에 증착된다. 질화물 층(22)위에는 폴리실리콘 게이트(16)의 형상에 대략 평행하는 부합적 유전체 또는 산화물 층(24)이 위치한다. 산화물 층(24)은 HDP(High Density Plasma:고 밀도 플라즈마) 소스에 의해 증착된다. 평면 층간 유전체(planar interlayer dielectric) 또는 PSG 산화물 층(26)은 산화물 층(24)상에 증착된다.
포토레지스트(28)는 산화물 층(26)상에 형성된다. 공정 동안, 포토레지스트(28)는 포토리소그래피적으로 노출되고 현상되어 홀(32)을 형성한다.
반도체 제조공정 동안, 포토레지스트(28)는 플라즈마 에칭을 맞이하게 되고 플라즈마는 개구부(32)를 통해 공급되어 홀(34,36,38)을 에칭한다. 홀(38)은 바닥(40)을 갖으며, 이후에 설명될 바와 같이 질화물 층(22)내로 약간 에칭되어짐이 도시된다. "홀(hole)"이라는 용어는 상호접속부로부터 트랜지스터까지의 컨택트 홀을 지칭하는 반면 "비아(via)"라는 용어는 상이한 상호접속부 레벨간의 홀 및 접속부를 둘러싸는 것이라는 것은 본 기술의 당업자라면 이해될 것이다. 홀을 에칭하는 동안, 중합체 층(30)이 홀(34,36,38)의 측면 및 홀(38)의 바닥(40)위를 형성한다(단순하게, 중합체 층(30)은 그것이 가장 두꺼운 곳에서만 도시된다).
본 발명의 바람직한 실시예에 있어서, 실리사이드 층(20)은 타타늄 실리사이드(TiSix)이고, 산화물 층(24,26)은 실리콘 이산화물(SiO2)로 이루어지며, 질화물층(22)은 실리콘 질화물(Si3N4)로 이루어진다. C4F8/CH4/CO/Ar의 가스 혼합물로 이루어진 플라즈마는 SiO2에칭액용으로 사용되며 CHF3/O2로 이루어진 선택적인 가스 혼합물은 Si3N4에칭액용으로 사용된다. 도전성 금속이 컨택트 홀을 충진할 때, Si3N4이 에칭제거 되지 않고 금속이 TiSix와 컨택트 상태에 있지 않다면 컨택트 저항은 높을 것이다. 유사하게, TiSix가 에칭제거 되고 금속이 게이트(16)의 폴리실리콘과 컨택트 상태에 있다면, 컨택트 저항은 높을 것이다. Si3N4의 에칭 제거와 TiSix의 에칭 제거 사이의 시간은 "공정 시간 윈도우(process time window)"라고 불리우며, 이는 모든 게이트 및 확산 컨택트에 대해 컨택트 저항이 낮을 동안의 주기이다. 일반적으로 초(seconds)단위로 측정되는 긴 공정 시간 윈도우는 공정 허용도(process tolerances)를 증가시키기 때문에 매우 바람직하다.
이제 도 2를 참조하면, 도 2에는 웨이퍼의 가장자리에 위치된 반도체 디바이스(50)를 구비한 반도체 웨이퍼 일부의 부분적인 확대 단면도가 도시된다. 반도체 디바이스(50)은 실리콘 기판(12)상에 형성된 게이트 산화물(44) 및 폴리실리콘 게이트(46)를 포함한다. 도 1의 층들과의 일관성을 나타내기 위해 동일한 번호가 도 2에서도 사용된다.
이제 도 3을 참조하면, 도 3에는 웨이퍼 중심에 위치된 반도체 디바이스(70)를 구비한 반도체 웨이퍼 일부의 부분 확대 단면도가 도시된다. 반도체 디바이스(70)는 반도체 기판(12)내로 주입된 확산 컨택트(62)를 갖는다. 도 1에서와 같이 동일한 층들은 동일한 참조번호로 번호를 갖는다. 플라즈마는 개구부(72)를 통해 에칭되어 홀(74,76,78)을 형성한다. 홀(78)은 바닥(64)을 갖으며, 이는 질화물 층(22)의 표면이 된다.
반도체 제조 공정 동안, 포토레지스트(28)는 플라즈마 에칭을 맞이하게 되고 플라즈마는 개구부(72)를 통해 공급되어 홀(74,76,78)을 에칭한다. 홀(78)은 바닥(64)을 갖으며, 이후에 설명될 바와 같이 질화물 층(22)에 대해 직접 에칭되어짐이 도시된다. 홀을 에칭하는 동안, 중합체 층(30)은 홀(74,76,78)의 측면 및 홀(78)의 바닥(64)위를 형성된다.
도전성 금속이 컨택트 홀을 충진할 때, Si3N4가 에칭제거 되지 않고 금속이 TiSix와 컨택트 상태에 있지 않다면 컨택트 저항은 높을 것이다. 유사하게, TiSix가 에칭제거 되고 금속이 게이트(16)의 폴리실리콘과 컨택트 상태에 있다면, 컨택트 저항은 높을 것이다.
이제 도 4을 참조하면, 도 4에는 웨이퍼 가장자리에 위치된 반도체 디바이스(80)를 구비한 반도체 웨이퍼 일부의 부분 확대 단면도가 도시된다. 반도체 디바이스(80)는 반도체 기판(12)내로 주입된 확산 컨택트(92)를 갖는다. 도 1에서와 같이 동일한 층들은 여기에서 동일한 참조번호를 갖는다. 플라즈마는 개구부(82)를 통해 에칭되어 홀(84,86,88)을 형성한다. 홀(88)의 바닥(90)은 도 3의 바닥(64)보다 비교적 깊게 질화물 층(22)내로 에칭된다.
반도체 제조 공정 동안, 포토레지스트(28)는 플라즈마 에칭을 맞이하게 되고플라즈마는 개구부(82)를 통해 공급되어 홀(84,86,88)을 에칭한다. 홀(88)은 바닥(90)을 갖으며, 이후에 설명될 바와 같이 도 1의 바닥(40)보다 비교적 깊게 질화물층(22)내로 에칭되어짐이 도시된다. 홀을 에칭하는 동안, 중합체 층(30)은 홀(84,86,88)의 측면 및 홀(88)의 바닥(90)위를 형성한다.
도전성 금속이 컨택트 홀을 충진할 때, Si3N4이 에칭제거 되지 않고 금속이 확산 컨택트(92)상의 TiSix와 컨택트 상태에 있지 않다면 컨택트 저항은 높을 것이다. 유사하게, TiSix가 에칭제거 되고 금속이 확산 컨택트(92)상의 실리콘과 컨택트 상태에 있다면, 컨택트 저항은 높을 것이다.
이제 도 5를 참조하면, 도 5에는 웨이퍼의 중심에 위치되고 SiO2플라즈마 에칭 단계를 통해 도 1에서와 동일한 방식으로 처리되는 도 1의 반도체 디바이스(10)를 구비한 반도체 웨이퍼 일부의 부분 확대 단면도가 도시된다. 이후에, 플루오르화가 약한(fluorine-less) 아르곤/산소(Ar/O2) 플라즈마가 사용되어 원위치에서(in situ) 중합체(30)의 제거를 수행한다. 도 1에서 사용된 동일한 번호는 동일한 요소를 타내기 위해 사용된다.
질화물층(22)은 플루오르화가 약한 플라즈마에 의해 에칭되지 않을 지라도, 바닥(40)은 도 1에서 보다 게이트(16)위의 질화물층(22)내로 보다 깊게 에칭되도록 에칭된다.
이제 도 6를 참조하면, 도 6에는 웨이퍼의 가장자리에 위치되고 SiO2플라즈마 에칭 단계 통해 도 2에서와 동일한 방식으로 처리되는 도 2의 반도체 디바이스(50)를 구비한 반도체 웨이퍼 일부의 부분 확대 단면도가 도시된다. 이후에, 플루오르화가 약한 아르곤/산소(Ar/O2) 플라즈마가 사용되어 원위치에서 중합체(30)의 제거를 수행한다. 도 2에서 사용된 동일한 번호는 동일한 요소를 타내기 위해 사용된다.
질화물층(22)이 플루오르화가 약한 플라즈마에 의해 에칭되지 않을 지라도, 바닥(60)은 도 2에서보다 게이트(16)위의 질화물층(22)내로 보다 깊게 에칭되도록 에칭 제거된다.
이제 도 7을 참조하면, 도 7에는 웨이퍼의 중심에 위치되고 SiO2플라즈마 에칭 단계를 통해 도 3에서와 동일한 방식으로 처리되는 도 3의 반도체 디바이스(50)를 구비한 반도체 웨이퍼 일부의 부분 확대 단면도가 도시된다. 이후에, 플루오르화가 약한 아르곤/산소(Ar/O2) 플라즈마가 사용되어 원위치에서 중합체(30)의 제거를 수행한다. 도 3에서 사용된 동일한 번호는 동일한 요소를 타내기 위해 사용된다.
질화물층(22)이 플루오르화가 약한 플라즈마에 의해 에칭되지 않을 지라도, 바닥(64)은 도 3에서 보다 확산 컨택트(62)위의 질화물층(22)내로 보다 깊게 에칭되도록 에칭 제거된다.
이제 도 8를 참조하면, 도 8에는 웨이퍼의 가장자리에 위치되고 SiO2플라즈마 에칭 단계를 통해 도 4에서와 동일한 방식으로 처리되는 도 4의 반도체 디바이스(80)를 구비한 반도체 웨이퍼 일부의 부분 확대 단면도가 도시된다. 이후에, 플루오르화가 약한 아르곤/산소(Ar/O2) 플라즈마가 사용되어 원위치에서 중합체(30)의 제거를 수행한다. 도 4에서 사용된 동일한 번호는 동일한 요소를 타내기 위해 사용된다.
질화물층(22)이 플루오르화가 약한 플라즈마에 의해 에칭되지 않을 지라도, 바닥(90)은 도 4에서보다 게이트(16)위의 질화물층(22)내로 보다 깊게 에칭되도록 에칭 제거된다.
이제 도 9를 참조하면, 도 9에는 웨이퍼의 중심에 위치되고 SiO2플라즈마 에칭 단계를 통해 도 1에서와 동일한 방식으로 처리되는 도 1의 반도체 디바이스(10)를 구비한 반도체 웨이퍼 일부의 부분 확대 단면도가 도시된다. 이후에, 비-플루오르화 활성 공정(non-fluorine activating process)이 사용되어 원위치에서 중합체(30)의 제거를 수행한다. 도 1에서 사용된 동일한 번호는 동일한 요소를 나타내기 위해 사용된다.
비-플루오르화 활성화 제거로 중합체(30)를 제거하는 경우, 홀에서의 도전성 금속과 게이트(16)상의 실리사이드 층(20)간의 원하는 컨택트는 긴 공정 시간 윈도우로 인한 감소된 컨택트 저항으로 인해 달성된다.
이제 도 10를 참조하면, 도 10에는 웨이퍼의 가장자리에 위치되고 SiO2플라즈마 에칭 단계를 통해 도 2에서와 동일한 방식으로 처리되는 도 2의 반도체 디바이스(50)를 구비한 반도체 웨이퍼 일부의 부분 확대 단면도가 도시된다. 이후에,비-플루오르화 활성 공정이 사용되어 원위치에서 중합체(30)의 제거를 수행한다. 도 2에서 사용된 동일한 번호는 동일한 요소를 나타내기 위해 사용된다.
비-플루오르화 활성화로 중합체(30)를 제거하는 경우, 홀에서의 도전성 금속과 게이트(46)상의 실리사이드 층(20)간의 원하는 컨택트는 긴 공정 시간 윈도우로 인해 감소된 컨택트 저항으로 인해 달성된다.
이제 도 11를 참조하면, 도 11에는 웨이퍼의 중심에 위치되고 SiO2플라즈마 에칭 단계를 통해 도 3에서와 동일한 방식으로 처리되는 도 3의 반도체 디바이스(70)를 구비한 반도체 웨이퍼 일부의 부분 확대 단면도가 도시된다. 이후에, 비-플루오르화 활성 공정이 사용되어 원위치에서 중합체(30)의 제거를 수행한다. 도 3에서 사용된 동일한 번호는 동일한 요소를 나타내기 위해 사용된다.
비-플루오르화 활성화로 중합체(30)를 제거하는 경우, 홀에서의 도전성 금속과 확산 컨택트(62)위의 실리사이드 층(20)간의 원하는 컨택트는 긴 공정 시간 윈도우로 인해 감소된 컨택트 저항으로 인해 달성된다.
이제 도 12를 참조하면, 도 12에는 웨이퍼의 가장자리에 위치되고 SiO2플라즈마 에칭 단계를 통해 도 4에서와 동일한 방식으로 처리되는 도 4의 반도체 디바이스(80)를 구비한 반도체 웨이퍼 일부의 부분 확대 단면도가 도시된다. 이후에, 비-플루오르화 활성 공정이 사용되어 원위치에서 중합체(30)의 제거를 수행한다. 도 4에서 사용된 동일한 번호는 동일한 요소를 나타내기 위해 사용된다.
비-플루오르화 활성화로 중합체(30)를 제거하는 경우, 홀에서의 도전성 금속과 확산 컨택트(92)위의 실리사이드 층(20)간의 원하는 컨택트는 긴 공정 시간 윈도우와 함께 감소된 컨택트 저항으로 인해 달성된다.
반도체 처리 공정에 있어서, 반도체 트랜지스터 디바이스의 게이트 및 확산 컨택트를 생산하기 위해 웨이퍼의 실리콘 기판(12)은 다양한 포토리소그래픽 및 증착 단계를 사용하여 처리된다. 이후, 다양한 반도체 트랜지스터 디바이스의 접속을 위해 다양한 유전층이 상호접속부 및 비아 또는 홀의 위치지정(positioning)을 위해 증착된다.
통상적인 바와 같이 도 1 내지 도 4를 전반적으로 참조하면, 실리콘 기판(12)상에 게이트 산화물(14)을 증착시킨후, 폴리실리콘 층이 포토리소그래픽적으로 패터닝 및 에칭되어 게이트 산화물(14)상에 폴리실리콘 게이트(16,46)를 형성한다. 이후에, 스페이서(18)가 형성되고 게이트 산화물(14)을 따라 에칭되어 도 1 및 도 2에 도시된 구조를 형성한다. 후속적으로, 도 3 및 도 4에 도시된 확산 컨택트(62,92)가 실리콘 기판(12)내로 주입된다.
주입후, 게이트(16,46) 및 확산 컨택트(62,92)에 반도체 트랜지스터 디바이스(10,50,70 및/또는 80)를 전기적으로 상호접속할 폴리실리콘/실리콘 및 도전성 재료간의 도전성 결합을 개선할 TiSix실리사이드 층(20)이 제공된다.
다음으로, Si3N4유전성 에칭 차단 층(22)이 실리사이드된 폴리실리콘 게이트(16,46) 및 실리사이드된 확산 컨택트(62,92)위에 증착된다. 이후에, SiO2부합적 유전층(24)이 Si3N4유전성 에칭 차단 층(22)위에 증착된다. SiO2레벨링 유전체(26)는 SiO2부합적 유전층(24)위에 증착된다.
홀 및 비아를 형성하기 위해, 포토레지스트(28)가 SiO2레벨링 유전체(26)상에 증착되고, 이후에 리소그래픽적으로 노출되고 현상되어 게이트(16,46) 제각각위에 홀(34,54)을 형성한다. 홀(74,84)이 확산 컨택트(62,92)위에 동시에 형성된다.
플루오르화탄소 가스를 사용하는 고-밀도 플라즈마 에칭(high-density plasma etching)은 높은 SiO2-대-Si3N4에칭 선택도를 획득하는데 어려움이 있는 것으로 알려져왔다. 이 문제는 플라즈마에서의 플루오르화탄소 라디칼 밀도에 따른 플루오르화 원자 밀도의 증가에 의해 주로 발생된다. 만족할만한 SiO2-대-Si3N4의 에칭 선택도를 획득하기 위해 높은 C/F 비율을 포함하는 플루오르화탄소 플라즈마가 통상적으로 사용된다. 불행하게도, 중합은 높은 C/F 비율을 가지는 화학제에서 즉시 발생한다. 반도체 웨이퍼에 대한 주사 전자 현미경(scanning electron microscope:SEM)의 분석에 의하면 도 1 내지 도 4에 도시된 중합체 층(30)에 고도의 반응성의 불포화 중합체가 형성된다는 것을 보여준다. 이 중합체 층(30)은 SiO2의 선택도에 영향을 미치므로 웨이퍼의 중심에서 행해지는 도 3의 확산 컨택트(62)에 대한 플라즈마 에칭은 에칭 차단 층(22)에서 정확히 정지할 것이다. 그러나, 에칭 차단 층(22)은 도 4 및 도 1에 도시된 바와 같이, 웨이퍼의 가장자리에서의 홀의 에칭을 위해 점차 침투될 것이며, 웨이퍼 가장자리에서의 게이트(46)에 대한 에칭은 최악이 될 것이다. 질화물 에칭이 도 3의 확산 컨택트(62)위의 전체 질화물층을 거의 침투하기 전에 후속 질화물 에칭이 도 2의 얇은 질화물 층(22)을 침투하여 게이트(46)위의 실리사이드 층(20)을 에칭하기 때문에 공정 시간 윈도우는 짧아질 것이다. 이것은 다수의 개방(open) 또는 높은 컨택트 저항 트랜지스터를 초래할 것이다.
다수의 실험(experiments)들이 행해졌다. 처음에는, 50%의 과잉 에칭을 포함하는 165초 동안의 SiO2에칭 및 상이한 에칭 시간 분할을 가지는 선택적인 CHF3/O2의 Si3N4에칭 기법이 사용되었다. Si3N4에칭의 공정 조건은 다음과 같다. 상부 파워는 200와트이고, 하부 파워는 100와트이며 챔버 압력(chamber pressure)은 60mTorr이었다. 챔버 온도는 클램핑(clamping)과 같은 이전의 공정 단계로부터 변화되지 않으며 후방 헬륨 냉각 조건(backside helium cooling conditions)도 변하지 않는다. 산소 부족으로 인해 활성 반응종, 즉 플루오르 원자가 Si3N4표면에 도달하는 것을 막는 플루오르화탄소(도시되지 않음) 층을 Si3N4표면상에 형성할 수 있기 때문에, 소량의 산소가 Si3N4에칭 동안 플루오르화탄소계 플라즈마에 유입된다. 이것으로 인해 에칭 속도가 둔화되고, 때때로 에칭 정지 현상이 발생한다. 산소 가스는 플루오르화탄소의 형성을 억제하는데 사용되며, 그 결과 일정한 Si3N4에칭 속도를 발생시킨다.
이 결과는 만족할만한 낮은 컨택트 저항이 폴리실리콘 게이트(16,46) 및 확산 컨택트(62,92)를 위해 동시에 획득될 수 있는 Si3N4에칭의 다소 제한된 공정 시간 윈도우를 보여줬다. 구체적으로, 공정 시간 윈도우는 25초로부터 60 초까지 증가되었다. 그러므로 플라즈마 에칭을 위한 공정 시간 윈도우는 25초였다. 실행 가능한 공정 시간 윈도우는 또한 SiO2에칭 시간에 영향을 받는다.
180초에서 실행된 테스트는 컨택트 저항이 동시에 낮은 Si3N4에칭의 제로 공정 시간 윈도우를 나타냈었다. 저항이 높았을 지라도, 10초 동안의 Si3N4에칭후 "도전성" 저항을 나타낸 웨이퍼상에 어떠한 흔적(sites)이 존재하였다. 1200㏀이 컨택트 "개방"으로 규정되는 곳에서, 대부분의 폴리실리콘 게이트 컨택트에 도시된 현상은 10초동안의 Si3N4에칭 이후 만족할만한 저항, 즉 100-150㏀을 갖는다.
165초 와 180초 조건간의 차이 및 컨택트 홀내의 초고속 Si3N4에칭 속도를 이해하려는 노력은 이 두개의 공정된 웨이퍼의 SEM 현미경 사진을 비교함으로써 수행된다. Si3N4층은 두 곳 모두의 웨이퍼상의 폴리실리콘 게이트위에서 300Å둘레로 손실(lost)되지만, 이들 두 웨이퍼간의 공정 윈도우는 뜻밖에도 다르다.
165 초 및 180초간의 SiO2에칭 차이에 대한 이유를 판정하려고 할때, 증착된 중합체는 180초동안의 SiO2에칭 이후 더 두꺼워지며, 중합체(30)는 인수(factor)였다는 학설이 세워졌다. Si3N4에칭 단계동안 플루오르는 비교적 두꺼운 중합체로부터 방출될 수 있고 Si3N4층(22)을 위한 부가적인 에칭제로서 작용할 수 있다는 것이 예측되어졌다. 이 부가적인 플루오르 소스는 특히, 에칭 속도를 강화시킬 수 있었다.
Si3N4에칭 속도는 컨택트 홀내에서 2400Å/min인 것으로 평가되었다. 그럼에도 불구하고, Si3N4의 단독 에칭 속도는 단지 웨이퍼로부터 측정된 1000Å/min이다(컨택트-마스크-패터닝 단일-Si3N4-막 테스트 웨이퍼). 유사한 테스트가 다른 웨이퍼상에서도 수행되어 중합 효과를 변화시킨다. 테스트 웨이퍼는 40초간의 Si3N4에칭 이후, 36초간의 SiO2에칭으로 에칭된다. 그러므로, Si3N4에칭 속도는 1350Å/min으로 측정되고, Si3N4에칭 단계만을 사용하여 획득된 1000Å/min보다 크다. 이로인해, 플르오르화탄소 중합체의 존재는 예정된 에칭 공식을 위반할 수 있고 예상치 못한 에칭 결과의 원인이 될 수 있다.
SiO2에칭에 의해 남겨진 효과적인 플루오르 소스로서의 역할을 수행하는 중합체(30)는 도 5 내지 도 8에 도시된 바와 같이 한정된 비교적 낮은 전압을 갖는 플루오르화가 약한 Ar/O2를 이용하여 원위치에서 제거를 테스트함으로써 확인된다. 과도한 Si3N4층의 손실은 웨이퍼에 걸쳐 있는 폴리실리콘 게이트 및 확산 컨택트 영역, 특히 도 6에 도시된 바와 같이 TiSix로 펀치 스루(punched through)되도록 의도된 웨이퍼 가장자리의 폴리실리콘 게이트(46)위의 Si3N4층(22)위에서 명백해지다. 입력 가스로부터 어떠한 플루오르 소스도 존재하지 않으므로, 이것은 중합체(30) 이론을 해로운 플루오르 소스로서 지지하게 되었다.
중합체가 결여된 Si3N4에칭 공정 시간 윈도우를 테스트하기 위해, SiO2에칭 이후, 기초를 이루는 Si3N4를 에칭하지 않는 환경에서 중합체를 제거하는 것이 필수적이다. 애싱 기재(ashing agent)로서 수증기를 이용한 마이크로파 스트리퍼(microwave stripper)에서의 30초동안의 애싱 공정(ash process)은 이 제거를 수행한다. 공정 조건으로는 파워 1KW, 패드 온도(paddle temperature) 250℃, 및 수증기 흐름 300sccm이다. 도 9 내지 도 12에 도시된 바와 같이, 애싱 공정은 Si3N4를 침식(attack)시키지는 않는다.
가장 중요한 것은, 컨택트 저항 데이터는 모든 컨택트에서 만족할만한 컨택트 저항을 생산하는 공정 시간 윈도우가 70초 내지 110초임을 나타낸다. 이것은 사용가능한 공정 시간을 25초의 윈도우에서 40초의 윈도우까지 연장시키므로 윈도우 폭이 60%만큼 증가한다. 그것이 에칭 시간과 상호작용함으로 인한 이 공정의 영향 또한 바람직한것으로 기대되어진다.
본 발명의 경우, 통상적인 이중 주파수 플라즈마 반응기(dual-frequency plasma reactor)는 오직 파워가 인가된 전극 제각각의 상부 및 하부에 가해진 27 및 2MHz의 여기 주파수(excitation frequency)와 함께 사용된다. 27MHz가 사용되어 통상적인 13.56MHz로 달성되는 것보다 더 높은 밀도 플라즈마들을 생성하며, 2MHz가 사용되어 이온 충격 에너지를 강화시킨다. 웨이퍼 후방의 헬륨 압력은 15Torr이고, 공정 챔버 벽 및 정전기 척 온도(electrostatic chuck temperatures)는 둘다 모두 40℃이다.
SiO2에칭 단계는 만족할만한 SiO2-대-Si3N4의 선택도를 제공하기 위해 최적화되었다. 일반적으로, 에칭 가스에서의 C/F 비율은 항상 에칭 선택도를 위한 측정으로서 받아들여졌다. C4F8/CF4/CO/Ar의 가스 혼합물은 본 발명의 SiO2에칭액용으로 사용되었다. C4F8/CF4의 비율에 따른 선택도는 60mTorr로 조사되었고, 상부 RF 파워는 800와트이고, Ar 유량은 300sccm 이었다. 대부분의 Si3N4층의 두께를 웨이퍼의 가장자리의 폴리실리콘 게이트위에 남겨놓을지라도, C4F8/CF4의 비율은 만족할만한 SiO2-대-Si3N4선택도를 제공하여 SiO2가 에칭되도록 한다.
C4F8의 주 분해 경로(decomposition path)는 C4F8-C2F4-CF2-CF+F 이고 CF는 전구체를 형성하는 중합체이다. C4F8가스 흐름의 증가는 컨택트 홀에서의 Si3N4에칭 차단 층의 에칭 속도를 효율적으로 감소시키며 그 결과 선택률을 증가시킨다. 그러나, 그것은 결국 에칭-차단을 유발할 수 있다. 그러므로, 증착 및 에칭간의 밸런스는 정확히 제어되어져야 한다. CO의 부가는 또한 SiO2-대-Si3N4에칭 선택도를 개선하는데 사용되며, 자유 플루오르는 CO와 반응하여 COF2를 형성한다. 컨택트 영영위에, 주로 폴리실리콘 게이트 컨택트위에 임의의 중합체의 증착을 최소화하기 위해 SiO2에칭 시간은 165초로 고정되어졌다.
다른 방식(mode)으로는, 가열판상에 웨이퍼(100)를 위치시킴으로써 그리고 그것을 질화물 에칭 바로 전의 오존 환경에서 대략 250℃로 가열시킴으로서중합체(30)가 제거될 수 있다.
본 발명의 또 다른 방식에 있어서, 중합체(30)는 무선 주파수 동작 범위에서 다운스트림 산소 플라즈마(a downstream oxygen plasma)를 이용하여 제거될 수 있다.
여전히 또 다른 방식에 있어서, 중합체(30)는 다운스트림 방식의 산소 플라즈마에서 마이크로파를 이용하여 제거될 수 있다.
다양한 방식으로, 수소가 중합체(30)의 제거 동안 방출(released)된 플루오르와 반응하는 것을 이용할 수 있도록 플라즈마용 산소는 물의 분리에 의해 획득된다. 플루오르는 수소 플루오르화물을 형성하기 위해 반응하며, 컨택트 홀 및 다운스트림 플라즈마 챔버로부터 쉽게 제거될 수 있는 가스이다.
본 발명이 특정한 최상의 방식과 결합하여 기술될 지라도, 다양한 대안, 수정 및 변경은 전술된 기술의 관점에서 본 기술의 당업자에게는 자명할 것이다. 예를 들면, 전자 사이클로트론 공명(electron cyclotron resonance:ECR)과 같은 저압 체제에서 동작하는 고-밀도 플라즈마 소스, 및 유도성으로 결합된 플라즈마(ICP)는 고 에칭 속도와 함께 이들의 강 이방성 에칭으로 인한 다른 플라즈마 소스이다. 따라서, 첨부된 청구항의 범주 및 정신을 벗어나지 않으면서 이러한 대안, 수정 및 변경 모두가 포함되어져야 한다. 본 명세서에서 설명되고 도면에서 수반되어 도시된 모든 대상은 설명적이며 비-제한적인 인식으로 이해되어져야 한다.

Claims (10)

  1. 사전 결정된 구성으로 층간 유전층(26)의 일부를 에칭하여 유전성 에칭 차단 층(22)과 관계가 있는 상기 층간 유전층(26)에 대해 선택적인 제 1 고 에칭 선택액(a first high etch selective chemistry)을 이용하여 제 1 개구부를 형성하는 단계와,
    상기 층간 유전층(26)의 상기 제 1 개구부로부터 중합체(polymer:30)를 제거하는 단계와,
    상기 사전 결정된 구성으로 상기 유전성 에칭 차단 층(22)의 일부를 에칭하여 상기 반도체 컨택트(20)와 관계가 있는 상기 유전성 에칭 차단 층(22)에 대해 선택적인 제 2 고 에칭 선택액을 이용하여 상기 반도체 컨택트(20)에 대해 개방된 제 2 개구부를 형성하는 단계를 포함하는 반도체 제조 동안 반도체 웨이퍼상의 상기 층간 유전층(26) 및 유전성 에칭 차단 층(22)에서 반도체 컨택트(20)에 대한 개구부를 형성하는 방법에 있어서,
    상기 제 1 고 에칭 선택액은 중합(polymerization)이 상기 제 1 개구부 위에 중합체(30)의 형성을 발생시키는 높은 탄소 대 플루오르 비율(a high carbon to fluorine)을 가지는 플루오르화탄소 플라즈마를 이용하는 개구부 형성 방법.
  2. 제 1 항에 있어서,
    상기 층간 유전층(26)상에 포토레지스트(28)를 증착시키는 단계와,
    상기 포토레지스트(28)를 포토리소그래픽적으로 노출하고 현상하여 상기 포토레지스트 상에 개구부를 형성하는 단계와,
    플루오르 반응성 구성요소를 이용하여 상기 중합체(30)를 제거하는 단계
    를 포함하는 플루오르화탄소 플라즈마를 이용하는 개구부 형성 방법.
  3. 제 1 항에 있어서,
    상기 중합체(30)를 제거하는 상기 단계는 기상 애싱 공정(a vapor ashing process)을 이용하여 수행되는 플루오르화탄소 플라즈마를 이용하는 개구부 형성 방법.
  4. 제 1 항에 있어서,
    상기 중합체(30)를 제거하는 상기 단계는 오존 환경(an ozone ambient)에서 반도체 웨이퍼를 가열시키는 단계를 포함하는 플루오르화탄소 플라즈마를 이용하는 개구부 형성 방법.
  5. 제 1 항에 있어서,
    상기 중합체(30)를 제거하는 상기 단계는 무선 주파수에서 동작하는 다운스트림 산소 플라즈마(a downstream oxygen plasma)를 이용하는 개구부 형성 방법.
  6. 제 1 항에 있어서,
    상기 중합체(30)를 제거하는 상기 단계는 마이크로파 주파수에서 동작하는 다운스트림 산소 플라즈마를 이용하는 개구부 형성 방법.
  7. 제 1 항에 있어서,
    상기 제 1 부분을 에칭하고 상기 중합체(30)를 제거하는 상기 단계는 70초 내지 110초간의 상기 제 2 부분 공정 시간 윈도우 에칭을 제공하는 개구부 형성 방법.
  8. 제 1 항에 있어서,
    상기 에칭 단계는 비교적 높은 밀도 플라즈마를 생성하기 위해 하나의 여기 주파수(excitation frequency) 및 이온 충돌 에너지(ion bombardment energy)를 강화하기 위해 또 다른 여기 주파수를 갖는 이중 주파수 플라즈마 반응기(a dual-frequency plasma reactor)를 이용하여 개구부 형성 방법.
  9. 제 1 항에 있어서,
    상기 층간 유전층(26) 및 상기 유전성 에칭 차단층(22)의 상기 일부를 에칭하는 상기 단계는 고 밀도 플라즈마를 생성하기 위해 매우 높은 높은 고 여기 주파수 및 이온 충돌 에너지를 강화하기 위해 비교적 낮은 여기 주파수를 가지는 이중 주파수 플라즈마 반응기를 이용하는 개구부 형성 방법.
  10. 제 1 항에 있어서,
    상기 제 1 부분을 에칭하는 상기 단계는 사전 결정된 플루오르화탄소(fluorocarbon), 탄소 일산화물(carbon monoxide) 및 아르곤(argon)의 비율을 가지는 가스 혼합물로 이루어진 플라즈마를 이용하는 개구부 형성 방법.
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