KR100708493B1 - 반도체 제조 시의 개구 형성 방법 - Google Patents

반도체 제조 시의 개구 형성 방법 Download PDF

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Abstract

본 발명은 반도체(10) 내의 접촉 저항을 감소시키는 방법을 제공한다. 실리콘 이산화물(SiO2)/실리콘 질화물(Si3N4)/실리사이드(TiSix) 층에 대해서, 매우 정밀한 0.25 마이크론 이하의 컨택트 홀(contact hole)을 에칭하는 동안에 불화 탄소 플라즈마를 이용하는 경우에, 중합 효과(polymerization effects)가 중요하다는 것이 확인되었다. 이 공정은 먼저 SiO2를 제거하기 위해 고 에칭 선택적 화학 작용을 이용하고, 다음에 Si3N4-대-TiSix에 대한 높은 선택도를 갖는 또 다른 화학 작용으로 변경하는 단계를 포함한다. SiO2-대-Si3N4에 대한 양호한 선택도를 획득하기 위해서, 높은 C/F 비율을 갖는 불화 탄소 플라즈마를 이용한다. 이것으로 인해 컨택트 홀의 측벽 및 바닥에 쉽게 접착되어 컨택트를 형성하는 반응성 불포화 중합체(reactive unsaturated polymers)(30)가 형성된다. 이 중합체(30)로부터의 불소는 Si3N4-대-TiSix의 에칭 선택도를 크게 감소시킨다는 것이 확인되었다. Si3N4-대-TiSix의 에칭 선택도를 복원하기 위한 여러 중합체(30) 제거 방법이 제공되는데, 이 방법은 산화물 대 질화물의 임의의 고도의 선택적 에칭에 적용될 수 있다.

Description

반도체 제조 시의 개구 형성 방법{METHODS FOR REDUCING SEMICONDUCTOR CONTACT RESISTANCE}
본 발명은 전반적으로 반도체의 제조에서의 컨택트 홀(contact holes) 및 비아(vias)의 형성에 관한 것으로, 보다 구체적으로는 컨택트 홀 및 비아를 형성하는 동안에 접촉 저항(contact resistance)을 감소시키는 것에 관련된다.
집적 회로의 제조에 있어서, 폴리실리콘 게이트는 실리콘 기판 상에 증착되고, 소스/드레인 접합(source/drain junctions)은 실리콘 기판 내부에 주입(implanted)되어 트랜지스터를 형성한다. 여러 층간 유전 재료(interlayer dielectric materials)는 금속 상호 접속부의 여러 층을 형성하기 위해 게이트 및 접합부(junction) 상에 증착된다. 다음에 여러 에칭 단계를 사용하여 층간 유전 재료를 통과하는 홀을 형성하는데, 이 홀 내부에는 집적 회로의 컨택트 및 상호 접속부를 형성하기 위해 도전성 재료가 증착된다.
에칭 단계는 하부 층(underlying layer)에 대해 고도로 선택적인 방식, 즉, 소정 층에 대한 에칭은 하부층을 제거하지 않거나 매우 느리게 제거하는 동안에 해당 층을 비교적 신속하게 제거하는 방식으로 실행되어야 한다. 우수한 에칭 선택도를 획득하기 위해, 높은 탄소 대 불소(C/F) 비를 갖는 불화 탄소 플라즈마를 통상적으로 사용한다.
불행하게도, 중합화(polymerization)는 높은 C/F 비를 갖는 화학 작용(chemistry)에서 쉽게 발생한다. 이는 쉽게 제거될 수 없는 다량의 중합체를 생성할 것이다. 이온 충격(ion bombardment)으로도 중합체를 제거하기에는 불충분하다. 고 에칭 선택도를 획득하기 위한 메커니즘은 서로 다른 재료에 대해 서로 다른 중합체가 형성된다는 것을 이용한다.
예를 들면, 실리콘 이산화물(SiO2) 유전층 및 실리콘 질화물(Si3N4) 에칭 차단층(etch stop layer)의 경우에, 이중 주파수 구동형 플라즈마 소스(dual-frequency)는 SiO2-대-Si3N4의 높은 에칭 선택도를 획득할 수 있기 때문에 컨택트 에칭 공정을 위해 사용될 수 있다. 플라즈마는 높은 C/F 비율을 갖는데, 이는 컨택트 홀의 측벽 및 바닥에 쉽게 접착될 수 있고, 이후에 두꺼운 중합체 층을 형성하는 반응성 불포화 폴리머(reactive unsaturated polymers)를 생성한다. SiO2 유전층이 Si3N4 차단 층 상에서 제거되고, 산소가 SiO2 에칭 공정으로부터 국부적 환경 내부로 더 이상 주입되지 않으면, 중합체는 상당한 속도(rate)로 축적될 것이다.
SiO2 에칭에 있어서, CxFy를 에천트로서 이용하면 자유 불소가 에칭이 이루어지게 하고, 이 자유 불소는 실리콘과 반응하여 SiF를 형성한다. CF 및 CF2는 불화 탄소 중합체의 형성을 위한 전구체(precursors)이다. 이 불화 탄소층의 증착은 SiO2의 에칭 동안 분해에 의해 방출된 산소와 증착된 중합체 내의 탄소 사이의 반응에 의해 산화물 표면상에서 감소된다. 에칭 동안에는 CO, CO2 또는 COF2 등과 같은 휘발성 화합물이 형성된다. 비-산화물 표면(또는 Si3N4 표면) 상에 중합체 층이 형성되어야 자유 불소로부터 표면을 보호할 수 있다.
그러나, Si3N4 위에 두꺼운 중합체 층이 잔류될 때의 잠재적인 단점은 Si3N4-대-실리사이드(TiSix)의 에칭 선택도가 감소된다는 것이다. 실리사이드는 폴리실리콘 게이트 상에 형성되어 도전성 컨택트 재료에 대한 저 접촉 저항 결합을 제공한다. 실질적으로, 증착된 중합체로부터의 불소는 완전 처리된 웨이퍼 상에서 Si3N4-대-TiSix의 에칭 선택도를 감소시킬 수 있다. 이는 개방 또는 높은 접촉 저항을 발생시킬 수 있다.
반도체 컨택트를 에칭하는 데 있어서의 에칭 선택도 및 공정 윈도우를 증가시키는 방법은 오랫동안 모색되어 왔으나, 당업자들에게는 여전히 어려운 과제로 남아있다.
발명의 개요
높은 선택도의 0.25 마이크론 이하 컨택트 홀 에칭 동안에 불화 탄소 플라즈마에 의한 중합화 효과는 두꺼운 폴리머층을 생성한다. 유전체 제거 단계 동안에 생성된 이러한 두꺼운 중합체 층은 여러 하부의 유전층에 대한 에칭 선택도를 감소시키고, 접촉 저항을 증가시킬 수 있다는 것이 발견되었다. 본 발명은 실리콘 이산화물을 에칭한 후, 다음 하부층에 대한 에칭 단계 전에 중합체를 제거하여 에칭 선택도를 개선하고 접촉 저항을 감소시키는 방법을 제공한다.
실리콘 이산화물층에 대한 높은 선택도의 0.25 마이크론 이하의 컨택트 홀 에칭 동안에 높은 C/F 비율에 의한 중합화 효과는 두꺼운 중합체 층을 생성한다. 이러한 두꺼운 폴리머층은 실리콘 질화물층에 대한 실리콘 이산화물층의 에칭 및 가능하게는 실리콘 이산화물층에 대한 실리콘 질화물층의 에칭에 있어서 에칭 선택도를 감소시키고, 접촉 저항의 증가를 초래한다는 것이 발견되었다. 본 발명은 실리콘 이산화물을 에칭한 후, 다음 하부층에 대한 에칭 단계 전에 중합체를 제거하여 에칭 선택도를 개선하고 접촉 저항을 감소시키는 방법을 제공한다.
실리콘 이산화물(SiO2)에 대한 높은 선택도의 0.25 마이크론 이하의 컨택트 홀 에칭 동안에 높은 C/F 비율에 의한 중합화 효과는 두꺼운 중합체 층을 생성한다. 폴리머로부터의 불소가 SiO2-대-Si3N4의 에칭 선택도, 가능하게는 Si3N4-대-SiO2의 에칭 선택도를 크게 감소시키고, 접촉 저항이 증가된다는 것이 확인되었다. 본 발명은 SiO2를 에칭한 후, 다음 하부층에 대한 에칭 단계 전에 중합체를 제거하여 에칭 선택도를 개선하고 접촉 저항을 감소시키는 방법을 제공한다.
이러한 중합화 효과는 실리콘 이산화물층의 하부층, 즉 질화물 에칭 차단층 및 실리사이드 층이 더 얇아지는 것에 기인하여, 이러한 분야의 기술이 0.25마이크론 이하로 진행됨에 따라 더욱 중요해진다. 그러므로, 실리콘 이산화물 에칭 후, 다음 하부층에 대한 에칭 단계 이전에 중합화 효과를 제거하는 것은 나중의 견고한 공정을 구성하는 데 있어서 더욱 중요해질 것이다.
당업자라면, 첨부된 도면과 함께 이하의 상세한 설명을 판독함으로써 본 발명의 상술된 이점 및 추가적인 이점들이 명확해질 것이다.
도 1은 반도체 웨이퍼의 중심에 위치하는 반도체 디바이스에 있어서, 중합체가 형성되는 상황에 있는 컨택트 홀을 구비하는 반도체 디바이스의 게이트에 대한 부분 확대 단면도(종래 기술).
도 2는 반도체 웨이퍼의 가장자리 부근에 위치하는 반도체 디바이스에 있어서, 중합체가 형성되는 상황에 있는 컨택트 홀을 구비하는 반도체 디바이스의 게이트에 대한 부분 확대 단면도(종래 기술).
도 3은 반도체 웨이퍼의 중심에 위치하는 반도체 디바이스에 있어서, 중합체가 형성되는 상황에 있는 컨택트 홀을 구비하는 반도체 디바이스의 확산 컨택트에 대한 부분 확대 단면도(종래 기술).
도 4는 반도체 웨이퍼의 가장자리 부근에 위치하는 반도체 디바이스에 있어서, 중합체가 형성되는 상황에 있는 컨택트 홀을 구비하는 반도체 디바이스의 확산 컨택트에 대한 부분 확대 단면도(종래 기술).
도 5는 반도체 웨이퍼의 중심에 위치하는 반도체 디바이스에 있어서, 중합체가 형성되고 불소가 제거되는 상황에 있는 컨택트 홀을 구비하는 반도체 디바이스의 게이트에 대한 부분 확대 단면도.
도 7은 반도체 웨이퍼의 중심에 위치하는 반도체 디바이스에 있어서, 중합체가 형성되고 불소가 제거되는 상황에 있는 컨택트 홀을 구비하는 반도체 디바이스의 확산 컨택트에 대한 부분 확대 단면도.
삭제
도 8은 반도체 웨이퍼의 가장자리 부근에 위치하는 반도체 디바이스에 있어서, 중합체가 형성되고 불소가 제거되는 상황에 있는 컨택트 홀을 구비하는 반도체 디바이스의 확산 컨택트에 대한 부분 확대 단면도.
도 9는 반도체 웨이퍼의 중심에 위치하는 반도체 디바이스에 있어서, 본 발명에 따라서 중합체가 형성되고 불소가 제거되는 상황에 있는 컨택트 홀을 구비하는 반도체 디바이스의 게이트에 대한 부분 확대 단면도.
도 10은 반도체 웨이퍼의 가장자리 부근에 위치하는 반도체 디바이스에 있어서, 본 발명에 따라서 중합체가 형성되고 불소가 제거되는 상황에 있는 컨택트 홀을 구비하는 반도체 디바이스의 게이트에 대한 부분 확대 단면도.
도 11은 반도체 웨이퍼의 중심에 위치하는 반도체 디바이스에 있어서, 본 발명에 따라서 중합체가 형성되고 불소가 제거되는 상황에 있는 컨택트 홀을 구비하는 반도체 디바이스의 확산 컨택트에 대한 부분 확대 단면도.
도 12는 반도체 웨이퍼의 가장자리 부근에 위치하는 반도체 디바이스에 있어서, 본 발명에 따라서 중합체가 형성되고 불소가 제거되는 상황에 있는 컨택트 홀을 구비하는 반도체 디바이스의 확산 컨택트에 대한 부분 확대 단면도.
다음으로 도 1을 참조하면, 반도체 기판(12) 상에 게이트 산화물(14) 및 폴리실리콘 게이트(16)가 형성되어 있는 반도체 디바이스(10)를 구비하는 반도체 웨이퍼(도시되지 않음)의 일부분에 대한 부분 확대 단면도가 도시되어 있다. 폴리실리콘 게이트(16)는 그 상부에 형성된 실리사이드 층(20) 및 그 둘레에 형성된 측벽 스페이서(sidewall spacer)(18)를 구비한다.
에칭 차단층(etch stop layer) 또는 질화물 층(22)은 실리콘 기판(12), 스페이서(18) 및 실리사이드층(20) 위에 증착된다. 질화물 층(22) 위에는 폴리실리콘 게이트(16)의 형상에 대략 평행하게 형성된 컨포멀(conformal) 유전체 또는 산화물 층(24)이 존재한다. 산화물 층(24)은 HDP(High Density Plasma : 고 밀도 플라즈마) 소스에 의해 증착된다. 평면 층간 유전체(planar interlayer dielectric) 또는 PSG 산화물 층(26)은 산화물 층(24) 위에 증착된다.
포토레지스트(28)는 산화물 층(26) 위에 증착된다. 공정이 진행되는 동안에, 포토레지스트(28)는 포토리소그래피에 의해 노출되고 현상되어 홀(32)을 형성한다.
반도체 제조 공정 동안에, 포토레지스트(28)는 플라즈마 에칭에 의해 처리되고, 플라즈마는 개구(32)를 통해 조사되어 홀(34, 36, 38)을 에칭한다. 홀(38)은 바닥(40)을 구비하고, 이후에 설명되는 바와 같이 약간 질화물 층(22) 내부까지 에칭된 것으로 도시된다. 당업자라면, "홀(hole)"이라는 용어는 상호 접속부로부터 트랜지스터까지의 컨택트 홀을 지칭하고, "비아(via)"라는 용어는 서로 다른 상호 접속부 레벨 사이의 홀 및 접속부를 포함한다는 것을 이해할 수 있을 것이다. 홀을 에칭하는 동안, 중합체 층(30)은 홀(34, 36, 38)의 측면 및 홀(38)의 바닥(40) 위에 형성된다(설명의 명료성을 위해, 중합체 층(30)은 그의 가장 두꺼운 부분만을 도시하였다).
본 발명의 바람직한 실시예에 있어서, 실리사이드 층(20)은 티타늄 실리사이드(TiSix)이고, 산화물 층(24, 26)은 실리콘 이산화물(SiO2)로 이루어지며, 질화물 층(22)은 실리콘 질화물(Si3N4)로 이루어진다. C4F8/CH4/CO/Ar로 이루어진 가스 혼합물에 의한 플라즈마는 SiO2 에칭 화학 작용을 위해 사용되며 CHF3/O2로 이루어진 선택적인 가스 혼합물은 Si3N4 에칭 화학 작용을 위해 사용된다. 도전성 금속이 컨택트 홀을 충진할 때, Si3N4이 에칭으로 제거되지 않고 금속이 TiSix와 접촉하지 않는다면 접촉 저항은 높을 것이다. 이와 유사하게, TiSix가 에칭으로 제거되고 금속이 게이트(16)의 폴리실리콘과 접촉되어 있다면, 접촉 저항은 높을 것이다. Si3N4의 에칭에 의한 제거와 TiSix의 에칭에 의한 제거 사이의 시간은 "공정 시간 윈도우(process time window)"로 지칭되고, 이는 모든 게이트와 확산 컨택트에 대해 접촉 저항이 낮게 유지되는 주기이다. 일반적으로 초(seconds) 단위로 측정되는 긴 공정 시간 윈도우는 공정 허용도(process tolerances)를 증가시키기 때문에 매우 바람직하다.
다음으로 도 2를 참조하면, 웨이퍼의 가장자리에 위치된 반도체 디바이스(50)를 구비한 반도체 웨이퍼의 일부분에 대한 부분적인 확대 단면도가 도시되어 있다. 반도체 디바이스(50)는 실리콘 기판(12) 상에 형성된 게이트 산화물(44) 및 폴리실리콘 게이트(46)를 포함한다. 도 1에 도시된 층들과의 일관성을 유지하기 위해 도 2에서도 동일한 참조 부호를 사용하였다.
반도체 제조 공정 동안에, 포토레지스트(28)는 플라즈마 에칭에 의해 처리되고, 플라즈마는 개구(52)를 통해 조사되어 홀(54, 56, 58)을 에칭한다. 홀(58)은 바닥(60)을 구비하는데, 이 바닥은 도 1에 도시된 바닥(40)에 비해서 질화물층(22) 내부로 더 갚게 에칭된 것으로 도시되었다. 홀을 에칭하는 동안, 중합체 층(30)은 홀(54, 56, 58)의 측면 및 홀(58)의 바닥(60) 위에 형성된다.
도전성 금속이 컨택트 홀을 충진할 때, Si3N4이 에칭으로 제거되지 않고 금속이 게이트(46)의 폴리실리콘 상의 TiSix와 접촉하지 않는다면 접촉 저항은 높을 것이다. 이와 유사하게, TiSix가 에칭으로 제거되고 금속이 게이트(46)의 폴리실리콘과 접촉되어 있다면, 접촉 저항은 높을 것이다.
다음에 도 3을 참조하면, 웨이퍼 중심에 위치된 반도체 디바이스(70)를 구비한 반도체 웨이퍼의 일부분에 대한 부분 확대 단면도가 도시되어 있다. 반도체 디바이스(70)는 반도체 기판(12) 내에 주입된 확산 컨택트(62)를 구비한다. 도 1에서와 동일한 층들은 동일한 참조 번호를 부여하였다. 플라즈마는 개구(72)를 통해 에칭되어 홀(74, 76, 78)을 형성한다. 홀(78)은 바닥(64)을 갖고, 이는 질화물 층(22)의 표면이 된다.
반도체 제조 공정 동안, 포토레지스트(28)는 플라즈마 에칭으로 처리되고 플라즈마는 개구(72)를 통해 조사되어 홀(74, 76, 78)을 에칭한다. 홀(78)은 바닥(64)을 갖고, 이는 다음에 설명되는 바와 같이 질화물 층(22)에 대해 직접 에칭되어짐이 도시된다. 홀을 에칭하는 동안, 중합체 층(30)은 홀(74, 76, 78)의 측면 및 홀(78)의 바닥(64) 위에 형성된다.
도전성 금속이 컨택트 홀을 충진할 때, Si3N4가 에칭으로 제거되지 않고 금속이 확산 컨택트(62)의 실리콘 상에 있는 TiSix와 접촉되어 있지 않다면 접촉 저항은 높을 것이다. 이와 유사하게, TiSix가 에칭으로 제거되고 금속이 확산 컨택트(62)의 실리콘과 접촉되어 있다면, 접촉 저항은 높을 것이다.
다음에 도 4를 참조하면, 웨이퍼 가장자리에 위치된 반도체 디바이스(80)를 구비한 반도체 웨이퍼의 일부분에 대한 부분 확대 단면도가 도시되어 있다. 반도체 디바이스(80)는 반도체 기판(12) 내에 주입된 확산 컨택트(92)를 갖는다. 도 1에서와 동일한 층들은 여기에서도 동일한 참조 부호를 부여하였다. 플라즈마는 개구(82)를 통해 에칭을 수행하여 홀(84, 86, 88)을 형성한다. 홀(88)의 바닥(90)은 도 3에 도시된 바닥(64)보다 질화물 층(22) 내부로 더 깊게 에칭된다.
반도체 제조 공정 동안, 포토레지스트(28)는 플라즈마 에칭으로 처리되고, 플라즈마는 개구(82)를 통해 공급되어 홀(84, 86, 88)을 에칭한다. 홀(88)은 바닥(90)을 갖고, 이 바닥은 이하에 설명되는 바와 같이 도 1에 도시된 바닥(40)보다 질화물층(22) 내부로 더 깊게 에칭된 것으로 도시되어 있다. 홀을 에칭하는 동안, 중합체 층(30)은 홀(84, 86, 88)의 측면 및 홀(88)의 바닥(90) 위에 형성된다.
도전성 금속이 컨택트 홀을 충진할 때, Si3N4이 에칭으로 제거되지 않고 금속이 확산 컨택트(92)의 실리콘 상의 TiSix와 접촉하지 않는다면 접촉 저항은 높을 것이다. 이와 유사하게, TiSix가 에칭으로 제거되고 금속이 확산 컨택트(92)의 실리콘과 접촉된다면, 접촉 저항은 높을 것이다.
다음으로 도 5를 참조하면, 웨이퍼의 중심에 위치되고 SiO2 플라즈마 에칭 단계를 통해 도 1에서와 동일한 방식으로 처리되는 도 1의 반도체 디바이스(10)를 구비하는 반도체 웨이퍼의 일부분에 대한 부분 확대 단면도가 도시되어 있다. 다음에, 불소 성분이 적은(fluorine-less) 아르곤/산소(Ar/O2) 플라즈마를 사용하여 중합체(30)에 대한 인시튜 제거(in-situ removal)를 수행한다. 동일한 구성 요소를 지칭하기 위해서 도 1에서 사용된 것과 동일한 참조 부호를 사용하였다.
질화물층(22)은 불소 성분이 적은 플라즈마에 의해 에칭되는 않지만, 바닥(40)은 도 1에 도시된 것에 비해서 게이트(16) 위에서 질화물층(22) 내부를 향해 더 깊게 에칭되었다.
다음에 도 6을 참조하면, 웨이퍼의 가장자리에 위치되고 SiO2 플라즈마 에칭 단계를 통해 도 2에서와 동일한 방식으로 처리된 도 2의 반도체 디바이스(50)를 구비한 반도체 웨이퍼의 일부분에 대한 부분 확대 단면도가 도시되어 있다. 다음에, 불소 성분이 적은, 아르곤/산소(Ar/O2) 플라즈마를 사용하여 중합체(30)에 대한 인시튜 제거를 수행한다. 동일한 구성 요소를 지칭하기 위해서 도 2에서 사용된 것과 동일한 참조 부호를 사용하였다.
질화물층(22)은 불소 성분이 적은 플라즈마에 의해 에칭되는 않지만, 바닥(60)은 도 2에 도시된 것에 비해서 게이트(16) 위에서 질화물층(22) 내부를 향해 더 깊게 에칭되었다.
다음에 도 7을 참조하면, 웨이퍼의 중심에 위치되고 SiO2 플라즈마 에칭 단계를 통해 도 3에서와 동일한 방식으로 처리된 반도체 디바이스(70)를 구비한 반도체 웨이퍼의 일부분에 대한 부분 확대 단면도가 도시되어 있다. 다음에, 불소 성분이 적은, Ar/O2 플라즈마를 사용하여 중합체(30)에 대한 인시튜 제거를 수행한다. 동일한 구성 요소를 지칭하기 위해서 도 3에서 사용된 것과 동일한 참조 부호를 사용하였다.
질화물층(22)은 불소 성분이 적은 플라즈마에 의해 에칭되는 않지만, 바닥(60)은 도 3에 도시된 것에 비해서 확산 컨택트(62) 위에서 질화물층(22) 내부를 향해 더 깊게 에칭되었다.
다음에 도 8을 참조하면, 웨이퍼의 가장자리에 위치되고 SiO2 플라즈마 에칭 단계를 통해 도 4에서와 동일한 방식으로 처리된 반도체 디바이스(80)를 구비한 반도체 웨이퍼의 일부분에 대한 부분 확대 단면도가 도시되어 있다. 다음에, 불소 성분이 적은, Ar/O2 플라즈마를 사용하여 중합체(30)에 대한 인시튜 제거를 수행한다. 동일한 구성 요소를 지칭하기 위해서 도 4에서 사용된 것과 동일한 참조 부호를 사용하였다.
질화물층(22)은 불소 성분이 적은 플라즈마에 의해 에칭되는 않지만, 바닥(90)은 도 4에 도시된 것에 비해서 확산 컨택트(92) 위에서 질화물층(22) 내부를 향해 더 깊게 에칭되었다.
다음에 도 9를 참조하면, 웨이퍼의 중심에 위치되고 SiO2 플라즈마 에칭 단계를 통해 도 1에서와 동일한 방식으로 처리된 도 1의 반도체 디바이스(10)를 구비한 반도체 웨이퍼의 일부분에 대한 부분 확대 단면도가 도시되어 있다. 다음으로, 비-불소 활성 공정(non-fluorine activating process)을 사용하여 중합체(30)에 대한 인시튜 제거를 수행한다. 동일한 구성 요소를 지칭하기 위해서 도 1에서 사용된 것과 동일한 참조 부호를 사용하였다.
비-불소 활성 공정은 증기 애싱(water vapor ashing), 무선 주파수에서의 산소 플라즈마 처리, 마이크로웨이브 주파수에서의 산소 플라즈마 처리, 오존 분위기(ozone ambient) 내에서의 가열 처리 및 그 조합을 포함하는 그룹 중의 하나의 공정일 수 있다.
중합체(30)를 비-불소 활성 제거 공정으로 처리하면, 긴 공정 시간 윈도우에 의해 접촉 저항이 감소되기 때문에 홀 내의 도전성 금속과 게이트(16) 상의 실리사이드 층(20) 사이에 원하는 컨택트를 획득할 수 있다.
다음으로 도 10을 참조하면, 웨이퍼의 가장자리에 위치되고 SiO2 플라즈마 에칭 단계를 통해 도 2에서와 동일한 방식으로 처리되는 도 2의 반도체 디바이스(50)를 구비한 반도체 웨이퍼의 일부분에 대한 부분 확대 단면도가 도시되어 있다. 다음에, 비-불소 활성 공정을 사용하여 중합체(30)에 대한 인시튜 제거를 수행한다. 동일한 구성 요소를 지칭하기 위해서 도 2에서 사용된 것과 동일한 참조 부호를 사용하였다.
중합체(30)를 비-불소 활성 제거 공정으로 처리하면, 긴 공정 시간 윈도우에 의해 접촉 저항이 감소되기 때문에 홀 내의 도전성 금속과 게이트(46) 상의 실리사이드 층(20) 사이에 원하는 컨택트를 획득할 수 있다.
다음에 도 11을 참조하면, 웨이퍼의 중심에 위치되고 SiO2 플라즈마 에칭 단계를 통해 도 3에서와 동일한 방식으로 처리된 도 3의 반도체 디바이스(70)를 구비한 반도체 웨이퍼의 일부분에 대한 부분 확대 단면도가 도시되어 있다. 다음에, 비-불소 활성 공정을 사용하여 중합체(30)에 대한 인시튜 제거를 수행한다. 동일한 구성 요소를 지칭하기 위해서 도 3에서 사용된 것과 동일한 참조 부호를 사용하였다.
중합체(30)를 비-불소 활성 제거 공정으로 처리하면, 긴 공정 시간 윈도우에 의해 감소된 접촉 저항이 획득되기 때문에 홀 내의 도전성 금속과 확산 컨택트(62) 상의 실리사이드 층(20) 사이의 원하는 컨택트를 획득할 수 있다.
다음에 도 12를 참조하면, 웨이퍼의 가장자리에 위치되고 SiO2 플라즈마 에칭 단계를 통해 도 4에서와 동일한 방식으로 처리되는 도 4의 반도체 디바이스(80)를 구비한 반도체 웨이퍼의 일부분에 대한 부분 확대 단면도가 도시되어 있다. 다음으로, 비-불소 활성 공정을 사용하여 중합체(30)에 대한 인시튜 제거를 수행한다. 동일한 구성 요소를 지칭하기 위해서 도 4에서 사용된 것과 동일한 참조 부호를 사용하였다.
중합체(30)를 비-불소 활성 제거 공정으로 처리하면, 긴 공정 시간 윈도우에 의해 접촉 저항이 감소되기 때문에 홀 내의 도전성 금속과 확산 컨택트(92) 상의 실리사이드 층(20) 사이에 원하는 컨택트를 획득할 수 있다.
반도체 처리 공정에 있어서, 반도체 트랜지스터 디바이스의 게이트 및 확산 컨택트를 제조하기 위해 여러 포토리소그래피 및 증착 단계를 이용하여 웨이퍼의 실리콘 기판(12)을 처리한다. 그 이후에, 여러 반도체 트랜지스터 디바이스의 접속을 위해 여러 유전층을 증착하여 상호 접속부 및 비아 또는 홀의 위치를 지정한다.
일반적으로, 통상적인 도 1 내지 도 4를 참조하면, 실리콘 기판(12) 상에 게이트 산화물(14)을 증착한 후, 폴리실리콘 층을 포토리소그래피에 의해 패터닝 및 에칭하여 게이트 산화물(14) 상에 폴리실리콘 게이트(16, 46)를 형성한다. 그 이후에, 스페이서(18)를 형성하고 게이트 산화물(14)을 따라 에칭하여 도 1 및 도 2에 도시된 구조를 형성한다. 후속적으로, 도 3 및 도 4에 도시된 확산 컨택트(62, 92)를 실리콘 기판(12) 내에 주입한다.
주입 후에, 게이트(16, 46) 및 확산 컨택트(62, 92)에 폴리실리콘/실리콘과 도전 금속 사이의 도전 결합(conductive bonding)을 향상시키는 TiSix 실리사이드 층(20)을 제공하는데, 여기에서 도전 금속은 반도체 트랜지스터 디바이스(10, 50, 70 및/또는 80)를 전기적으로 상호 접속할 것이다.
다음으로, Si3N4 유전성 에칭 차단층(22)을 실리사이드화 폴리실리콘 게이트(16, 46) 및 실리사이드화 확산 컨택트(62, 92) 위에 증착한다. 다음에, SiO2 컨포멀 유전층(24)은 Si3N4 유전성 에칭 차단층(22) 위에 증착된다. SiO2 레벨링 유전체(26)는 SiO2 컨포멀 유전층(24) 위에 증착된다.
홀 및 비아를 형성하기 위해, 포토레지스트(28)는 SiO2 레벨링 유전체(26) 위에 증착되고, 그 후에 리소그래피에 의해 노출되고 현상되어 게이트(16, 46) 위에 홀(34, 54)을 각각 형성한다. 홀(74, 84)은 확산 컨택트(62, 92) 위에서 동시에 동일한 공정으로 형성된다.
불화 탄소 가스를 사용하는 고-밀도 플라즈마 에칭(high-density plasma etching)은 높은 SiO2-대-Si3N4 에칭 선택도를 획득하기가 어려운 것으로 알려져 왔다. 이러한 문제점은 플라즈마에서 불화 탄소 라디칼 밀도에 대한 불소 원자 밀도의 증가에 주로 기인한 것으로 고려된다. SiO2-대-Si3N4의 우수한 에칭 선택도를 획득하기 위해 높은 C/F 비율을 갖는 불화 탄소 플라즈마가 통상적으로 사용된다. 불행하게도, 중합화는 높은 C/F 비율을 가지는 화학 작용에서 쉽게 발생한다. 반도체 웨이퍼에 대한 주사 전자 현미경(scanning electron microscope : SEM) 분석에 의하면 도 1 내지 도 4에 도시된 중합체 층(30)에 의해 나타낸 바와 같이 고 반응성의 불포화 중합체가 형성된다는 것을 알 수 있다. 이 중합체 층(30)은 SiO2의 선택도에 영향을 주기 때문에, 웨이퍼의 중심에서 수행되는 도 3의 확산 컨택트(62)에 대한 플라즈마 에칭은 에칭 차단층(22)에서 정확히 정지할 것이다. 그러나, 에칭 차단층(22)은 도 4 및 도 1에 도시된 바와 같이, 웨이퍼의 가장자리에서 홀의 에칭에 의해 점점 침투되고, 더 악화된 경우에는 웨이퍼 가장자리에서 게이트(46)까지 에칭될 것이다. 후속되는 질화물 에칭이 도 2의 얇은 질화물층(22)을 침투하고, 이 질화물 에칭이 도 3의 질화물층(22)을 완전히 관통하기 직전까지 게이트(46) 상의 실리사이드층(20)을 에칭하기 때문에 공정 시간 윈도우는 짧아질 것이다. 이는 다수의 개방형(open) 또는 높은 접촉 저항 트랜지스터가 되게 할 것이다.
다수의 실험이 수행되어 왔다. 초기에는, 50%의 오버 에칭(over etch)을 포함하는 165초 동안의 SiO2 에칭과, 다른 에칭 시간 동안의 CHF3/O2를 이용한 선택적인 Si3N4 에칭의 시간 분할을 사용하였다. Si3N4 에칭의 공정 조건은 다음과 같이, 최대 전력은 200와트이고, 최저 전력은 100와트이며 챔버 압력(chamber pressure)은 60mTorr로 하였다. 챔버 온도는 클램핑(clamping)과 마찬가지로 이전의 공정 단계로부터 변화되지 않으며 후면 헬륨 냉각 조건(backside helium cooling conditions)도 변하지 않는다. 산소 부족으로 인해 활성 반응종인, 불소 원자가 Si3N4 표면에 도달하는 것을 막는 불화 탄소층(도시되지 않음)이 Si3N4 표면 상에 형성될 수 있기 때문에, Si3N4에칭 동안에 소량의 산소를 불화 탄소계 플라즈마에 유입한다. 이것으로 인해 에칭 속도가 저하되고, 때때로 에칭 차단 현상이 발생한다. 산소 가스는 불화 탄소층의 형성을 억제하는데 사용되고, 일정한 Si3N4 에칭 속도가 되게 한다.
그 결과는 Si3N4 에칭의 공정 시간 윈도우가 다소 제한된 것으로 나타내었는데, 이는 폴리실리콘 게이트(16, 46) 및 확산 컨택트(62, 92)에서 동시에 우수한, 낮은 접촉 저항을 획득할 수 있게 한다. 구체적으로, 공정 시간 윈도우는 25초로부터 60초까지 증가되었다. 그러므로 플라즈마 에칭을 위한 공정 시간 윈도우는 25초가 되었다. 가능한 공정 시간 윈도우는 또한 SiO2 에칭 시간에 의해 영향을 받는다.
180초로 실행된 테스트는 Si3N4에칭의 제로 공정 시간 윈도우를 나타내었는데, 이 경우에 접촉 저항은 동시에 낮아진다. 저항이 높다고 해도, 10초 동안의 Si3N4 에칭 후에 웨이퍼 상에 "도전성" 저항을 나타내는 몇몇 지점이 존재하였다. 여기에서 1200㏀은 접촉 "개방"으로 정의되고, 이 현상은 대부분의 폴리실리콘 게이트 컨택트가 10초 동안의 Si3N4 에칭 이후에 우수한 저항, 즉 100-150㏀을 가진다는 것을 나타내었다.
165초의 조건과 180초의 조건 사이의 차이 및 컨택트 홀 내에서 초고속 Si3N4 에칭 속도에 대해 이해하려는 노력은, 2개의 처리된 웨이퍼에 대한 SEM 현미경 사진을 비교함으로써 수행되었다. Si3N4층은 2개의 웨이퍼 상의 폴리실리콘 게이트 위에서 대략 300Å만큼 손실되었지만, 이러한 2개의 웨이퍼 사이의 공정 윈도우는 뜻밖에도 상이했다.
165초 및 180초의 SiO2 에칭 간의 차이의 대한 원인을 판정하는 연구에 있어서, 증착된 중합체는 180초 동안의 SiO2에칭 이후에 더욱 두꺼워지고, 중합체(30)가 그 원인이라는 가설이 성립되었다. Si3N4 에칭 단계 동안에 비교적 두꺼운 중합체로부터 불소가 방출될 수 있고, 이 불소는 Si3N4층(22)에 대한 추가적인 에천트로서 작용할 수 있다고 추측되었다. 이 부가적인 불소 소스가 에칭 속도를 크게 강화시킨 것이었다.
Si3N4 에칭 속도는 컨택트 홀 내에서 2400Å/min인 것으로 추정되었다. 그럼에도 불구하고, 웨이퍼(컨택트-마스크-패터닝된 단일-Si3N4-필름 테스트 웨이퍼)로부터 측정된 Si3N4 그 자체의 에칭 속도는 1000Å/min이었다. 유사한 테스트를 다른 웨이퍼 상에서도 수행하여 중합화 효과를 증명하였다. 테스트 웨이퍼는 40초간의 Si3N4 에칭 이후, 36초간의 SiO2 에칭으로 에칭되었다. 그러므로, Si3N4 에칭 속도는 1350Å/min으로 측정되고, 오로지 Si3N4 에칭 단계만을 사용하여 획득된 1000Å/min보다 크다. 따라서, 불화 탄소 중합체의 존재는 설계된 에칭 공식에 위배되고, 예상치 못한 에칭 결과의 원인이 될 수 있다.
SiO2 에칭에 의해 잔류되어 유효 불소 소스로서 작용하는 중합체(30)는 도 5 내지 도 8에 도시된 바와 같이 한정된 비교적 낮은 전력을 가지고 불소 성분이 적은 Ar/O2를 이용하는 인시튜 제거를 테스트함으로써 증명되었다. 과도한 Si3N4층의 손실은 웨이퍼에 걸쳐 폴리실리콘 게이트 및 확산 컨택트 영역 상에서 분명해지는데, 특히 도 6에 도시된 바와 같이 웨이퍼 가장자리에 있는 폴리실리콘 게이트(46) 위의 Si3N4층(22)이 TiSix까지 관통(punched through)될 수 있는 것으로부터 명확해진다. 주입되는 가스에는 불소 소스가 존재하지 않으므로, 이는 중합체(30)가 유해한 불소 소스로서 작용한다는 가설을 뒷받침한다.
중합체가 존재하지 않는 경우에 Si3N4의 에칭 공정 시간 윈도우를 테스트하기 위해서는, SiO2 에칭 이후에, 아래의 Si3N4를 에칭하지 않는 환경 내에서 중합체를 제거하는 것이 필수적이다. 애싱제(ashing agent)로서 수증기를 이용하는 마이크로웨이브 스트리퍼(microwave stripper) 내에서 30초 동안의 애싱 공정(ash process)에 의해 이 제거 공정을 수행한다. 공정 조건은, 전력 1KW, 패들 온도(paddle temperature) 250℃ 및 수증기 흐름 300sccm이다. 도 9 내지 도 12에 도시된 바와 같이, 애싱 공정은 Si3N4를 침식(attack)시키지 않는다.
가장 중요한 것은, 접촉 저항 데이터는 모든 컨택트에서 우수한 접촉 저항을 획득하게 하는 공정 시간 윈도우가 70초 내지 110초임을 나타낸다. 이는 사용가능한 공정 시간을 25초의 윈도우에서 40초의 윈도우까지 연장시키므로 윈도우의 폭을 60%만큼 증가시키는 것이 된다. 이 공정은 에칭 시간과 상호 작용하기 때문에, 이 공정의 영향 또한 바람직할 것으로 예측된다.
본 발명의 경우, 통상적인 이중 주파수 플라즈마 반응기(dual-frequency plasma reactor)를 사용하였으나, 최대 전력 및 최소 전력의 전극에 대해 각각 27 및 2MHz의 여기 주파수(excitation frequency)로 사용하였다. 27MHz를 사용하여 통상적인 13.56MHz에 달성되는 것보다 더 높은 밀도의 플라즈마를 생성하며, 2MHz를 사용하여 이온 충격 에너지를 강화시킨다. 웨이퍼 후방의 헬륨 압력은 15Torr이고, 공정 챔버의 벽 및 정전기 척(electrostatic chuck)의 온도는 모두 40℃이다.
SiO2 에칭 단계는 우수한 SiO2-대-Si3N4의 선택도를 제공하기 위해 최적화되었다. 일반적으로, 에칭 가스에서의 C/F 비율은 항상 에칭 선택도를 위한 척도로서 간주되어 왔다. 본 발명의 SiO2 에칭 작용을 위해 C4F8/CF4/CO/Ar의 가스 혼합물을 사용하였다. C4F8/CF4의 비율에 따른 선택도는, 60mTorr, 800와트의 최대 RF 전력 및 300sccm의 Ar 유량의 공정에서 조사되었다. C4F8/CF4=0.85의 비율은 웨이퍼의 에지에 있는 폴리실리콘 게이트 상에서도 대부분의 Si3N4층 두께 잔류시키면서, SiO2를 에칭하기에 충분한 SiO2-대-Si3N4 선택도를 제공한다.
C4F8의 주 분해 경로(main decomposition path)는 C4F8-C2F4-CF2-CF+F 이고 CF는 중합체를 형성하는 전구체이다. C4F8 가스 흐름의 증가는 컨택트 홀에서의 Si3N4 에칭 차단층의 에칭 속도를 효율적으로 감소시켜서, 결과적으로 선택도를 증가시킨다. 그러나, 이는 결국 에칭-정지를 유발할 수 있다. 그러므로, 증착과 에칭 사이의 균형이 정확히 제어되어야 한다. 또한, CO의 추가를 사용하여 SiO2-대-Si3N4의 에칭 선택도를 개선하고, 여기에서 자유 불소는 CO와 반응하여 COF2를 형성한다. 컨택트 영역 위에, 주로 폴리실리콘 게이트 컨택트 위에 임의의 중합체의 증착을 최소화하기 위해 SiO2 에칭 시간을 165초로 고정한다.
다른 방식에서, 질화물 에칭 바로 직전에 핫 플레이트 상에 웨이퍼(100)를 놓고, 오존 분위기에서 대략 250℃로 가열함으로서 중합체(30)를 제거할 수 있다.
또 다른 방식에 있어서, 무선 주파수 동작 범위에서 다운스트림 산소 플라즈마(a downstream oxygen plasma)를 이용하여 중합체(30)를 제거할 수 있다.
또 다른 방식에 있어서, 다운스트림 산소 플라즈마 내에서 마이크로웨이브를 이용하여 중합체(30)를 제거할 수 있다.
다양한 방식으로, 플라즈마용 산소를 물의 분해에 의해 획득하여, 중합체(30)의 제거 동안에 방출된 불소와 수소가 반응하게 할 수 있다. 불소는 반응에 의해 불화 수소를 형성하고, 이 불화 수소는 컨택트 홀 및 다운스트림 플라즈마 챔버로부터 쉽게 제거될 수 있는 가스이다.
본 발명은 특정한 최적 모드와 결합하여 설명되었으나, 당업자라면 상술된 설명의 관점에서 여러 대안, 수정 및 변형이 명확해질 것이다. 예를 들면, ECR(electron cyclotron resonance) ICP(inductively coupled plasma) 등과 같이 저압의 구성에서 작동되는 고밀도 플라즈마 소스는, 높은 에칭 속도를 갖는 고도의 이방성 에칭에 기인하여 다른 플라즈마 소스가 될 수 있다. 따라서, 첨부된 청구항의 정신 및 범주를 벗어나지 않으면서 이러한 대안, 수정 및 변형을 모두 포함하도록 의도되었다. 본 명세서에서 설명되고 첨부된 도면에 도시된 모든 사항은 예시적이고 제한적이지 않은 것으로 이해되어야 한다.

Claims (10)

  1. 반도체를 제조하는 동안에 반도체 웨이퍼 상의 층간 유전층(interlayer dielectric layer)(26)과 유전성 에칭 차단층(dielectric etch stop layer)(22) 내의 반도체 컨택트(20)에 대한 개구(opening)를 형성하는 방법으로서,
    상기 유전성 에칭 차단층(22)에 대해 상기 층간 유전층(26)을 선택적으로 에칭하는 제 1 고 에칭 선택적 화학 작용(a first high etch selective chemistry)을 이용하여 상기 층간 유전층(26)의 일부를 사전 결정된 구성으로 에칭함으로써 상기 개구의 제 1 부분을 형성하는 단계-상기 제 1 고 에칭 선택적 화학 작용은 탄소 대 불소 비율이 높은 불화탄소 플라즈마(fluorocarbon plasm)를 이용하여 상기 개구의 상기 제 1 부분 상에 중합체(polymer)(30)를 형성하는 중합화(polymerization)가 발생되게 함-와,
    상기 층간 유전층(26) 내의 상기 개구의 상기 제 1 부분으로부터 상기 중합체(30)를 제거하는 단계와,
    상기 반도체 컨택트(20)에 대해 상기 유전성 에칭 차단층(22)을 선택적으로 에칭하는 제 2 고 에칭 선택적 화학 작용을 이용하여 상기 유전성 에칭 차단층(22)의 일부분을 사전 결정된 구성으로 에칭함으로써 상기 반도체 컨택트(20)에 대해 개방하는 상기 개구의 제 2 부분을 형성하는 단계와,
    상기 반도체 컨텍트에 대해 70초로부터 110초까지의 공정 시간 윈도우(process time window)를 제공하는 상기 사전 결정된 구성으로 상기 제 2 고 에칭 선택적 화학 작용을 적용하는 단계
    를 포함하는 개구 형성 방법.
  2. 제 1 항에 있어서,
    상기 층간 유전층(26) 상에 포토레지스트(28)를 증착하는 단계와,
    상기 포토레지스트(28)를 포토리소그래피 방식으로 노출하고 현상하여 그 내부에 개구를 형성하는 단계와,
    상기 개구를 통해 상기 층간 유전층(26)의 상기 제 1 부분을 에칭하는 단계와,
    불소 반응성 성분을 이용하여 상기 중합체(30)를 제거하는 단계
    를 포함하는 개구 형성 방법.
  3. 제 1 항에 있어서,
    상기 중합체(30) 제거 단계는 기상 애싱 공정(a vapor ashing process)을 이용하여 수행되는 개구 형성 방법.
  4. 제 1 항에 있어서,
    상기 중합체(30) 제거 단계는 오존 분위기(an ozone ambient) 내에서 상기 반도체 웨이퍼를 가열시키는 단계를 포함하는 개구 형성 방법.
  5. 제 1 항에 있어서,
    상기 중합체(30) 제거 단계는 무선 주파수에서 작동하는 다운스트림 산소 플라즈마(a downstream oxygen plasma)를 이용하는 개구 형성 방법.
  6. 제 1 항에 있어서,
    상기 중합체(30) 제거 단계는 마이크로웨이브 주파수(microwave frequencies)에서 작동하는 다운스트림 산소 플라즈마를 이용하는 개구 형성 방법.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 에칭 단계는 비교적 높은 밀도 플라즈마를 생성하는 하나의 여기 주파수(excitation frequency) 및 이온 충돌 에너지(ion bombardment energy)를 강화하는 다른 여기 주파수를 갖는 이중 주파수 플라즈마 반응기(a dual-frequency plasma reactor)를 이용하는 개구 형성 방법.
  9. 제 1 항에 있어서,
    상기 층간 유전층(26) 및 상기 유전성 에칭 차단층(22)의 일부분을 에칭하는 상기 단계는, 고 밀도 플라즈마를 생성하는 매우 높은 고 여기 주파수와, 이온 충돌 에너지를 강화하는 낮은 여기 주파수를 갖는 이중 주파수 플라즈마 반응기를 이용하는 개구 형성 방법.
  10. 제 1 항에 있어서,
    상기 제 1 부분에 대한 상기 에칭 단계는 사전 결정된 비율의 불화 탄소(fluorocarbon), 일산화탄소(carbon monoxide) 및 아르곤(argon)을 포함하는 가스 혼합물의 플라즈마를 이용하는 개구 형성 방법.
KR1020007012761A 1999-03-15 2000-03-15 반도체 제조 시의 개구 형성 방법 KR100708493B1 (ko)

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