JP2003115462A - コンタクト構造の形成方法 - Google Patents
コンタクト構造の形成方法Info
- Publication number
- JP2003115462A JP2003115462A JP2001309872A JP2001309872A JP2003115462A JP 2003115462 A JP2003115462 A JP 2003115462A JP 2001309872 A JP2001309872 A JP 2001309872A JP 2001309872 A JP2001309872 A JP 2001309872A JP 2003115462 A JP2003115462 A JP 2003115462A
- Authority
- JP
- Japan
- Prior art keywords
- etching
- film
- plasma
- contact hole
- exposed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
(57)【要約】
【課題】第１層間膜に開孔されたコンタクトホールの形
状に歪みのないコンタクト構造の形成方法を提供する。 【解決手段】半導体基板上に堆積されたリンを含む絶縁
膜の所望部分をエッチングして、略垂直な側壁を有する
コンタクト孔を形成するとともに、その底面にエッチン
グストップ膜を露出させ、底面にエッチングストップ膜
が露出した状態で硫黄原子を含むプラズマで側壁を処理
し、底面に露出したエッチングストップ膜をエッチング
して半導体基板の表面を露出させ、露出した半導体基板
の表面に不純物を導入し、導入した不純物を活性化させ
るための熱処理を施す。
状に歪みのないコンタクト構造の形成方法を提供する。 【解決手段】半導体基板上に堆積されたリンを含む絶縁
膜の所望部分をエッチングして、略垂直な側壁を有する
コンタクト孔を形成するとともに、その底面にエッチン
グストップ膜を露出させ、底面にエッチングストップ膜
が露出した状態で硫黄原子を含むプラズマで側壁を処理
し、底面に露出したエッチングストップ膜をエッチング
して半導体基板の表面を露出させ、露出した半導体基板
の表面に不純物を導入し、導入した不純物を活性化させ
るための熱処理を施す。
Description
【０００１】
【発明の属する技術分野】本発明は、形状に歪みのない
安定したコンタクト構造の形成方法に関するものであ
る。
安定したコンタクト構造の形成方法に関するものであ
る。
【０００２】
【従来の技術】従来、半導体装置の第１層間膜は、ゲー
ト電極間の埋め込み性、平坦化性、コンタクトホール開
孔のためのエッチングの容易性等の理由から、リンを含
む絶縁膜、具体的には、ＢＰＳＧ（Boro-Phospho Silic
ate Glass ）膜等の、リンを含むシリコン酸化膜が標準
的に使用されている。
ト電極間の埋め込み性、平坦化性、コンタクトホール開
孔のためのエッチングの容易性等の理由から、リンを含
む絶縁膜、具体的には、ＢＰＳＧ（Boro-Phospho Silic
ate Glass ）膜等の、リンを含むシリコン酸化膜が標準
的に使用されている。
【０００３】半導体基板表面に形成された不純物拡散層
に配線を接続させるコンタクト構造形成時の代表的な工
程は以下の通りである。
に配線を接続させるコンタクト構造形成時の代表的な工
程は以下の通りである。
【０００４】ゲート電極のエッチング→サイドウォール
用ＳｉＯ2 膜のＣＶＤ（Chemical Vapor Deposition ：
化学気相成長）→サイドウォール形成のためのエッチン
グ→ＮＳＧ（Non-Doped silicate Glass：ノンドープト
シリケートグラス）膜のＣＶＤ→ＢＰＳＧ膜のＣＶＤ→
ＢＰＳＧ膜のデンシファイ（高密度化）→ＢＰＳＧ膜の
ＣＭＰ（Chemical Mechanical Polishing ：化学的機械
的研磨）→Ｐ−ＴＥＯＳ（TetraEthylOrthoSilicate ：
プラズマ−テトラエチルオルソシリケート）膜のＣＶＤ
→コンタクトのフォトリソグラフィー→コンタクトホー
ルのエッチング（Ｐ−ＴＥＯＳ膜、ＢＰＳＧ膜およびＮ
ＳＧ膜のエッチング→アッシング）→半導体基板表面の
ライトエッチング→コンタクトイオン注入→ＲＴＡ（Ra
pid thermal annealing ：ランプアニール）→コンタク
トホール内への配線形成。
用ＳｉＯ2 膜のＣＶＤ（Chemical Vapor Deposition ：
化学気相成長）→サイドウォール形成のためのエッチン
グ→ＮＳＧ（Non-Doped silicate Glass：ノンドープト
シリケートグラス）膜のＣＶＤ→ＢＰＳＧ膜のＣＶＤ→
ＢＰＳＧ膜のデンシファイ（高密度化）→ＢＰＳＧ膜の
ＣＭＰ（Chemical Mechanical Polishing ：化学的機械
的研磨）→Ｐ−ＴＥＯＳ（TetraEthylOrthoSilicate ：
プラズマ−テトラエチルオルソシリケート）膜のＣＶＤ
→コンタクトのフォトリソグラフィー→コンタクトホー
ルのエッチング（Ｐ−ＴＥＯＳ膜、ＢＰＳＧ膜およびＮ
ＳＧ膜のエッチング→アッシング）→半導体基板表面の
ライトエッチング→コンタクトイオン注入→ＲＴＡ（Ra
pid thermal annealing ：ランプアニール）→コンタク
トホール内への配線形成。
【０００５】ここで、コンタクトホールのエッチングで
は、ＢＰＳＧ膜を半導体基板に対して選択性よくエッチ
ングする必要があるため、ＭＥＲＩＥ（Magnetically E
nhanced Reactive Ion Etching）装置等により、ＣＦ4
−Ｃ4 Ｆ8 −ＣＯ−Ａｒ系等のカーボン濃度の高いガス
のプラズマを用いて開孔する。その後、アッシング工程
でフォトレジストをＯ2 プラズマで除去する。
は、ＢＰＳＧ膜を半導体基板に対して選択性よくエッチ
ングする必要があるため、ＭＥＲＩＥ（Magnetically E
nhanced Reactive Ion Etching）装置等により、ＣＦ4
−Ｃ4 Ｆ8 −ＣＯ−Ａｒ系等のカーボン濃度の高いガス
のプラズマを用いて開孔する。その後、アッシング工程
でフォトレジストをＯ2 プラズマで除去する。
【０００６】このコンタクトホールのエッチングの際、
プラズマ中のカーボン含有イオンがホール底に露出され
た半導体基板に衝突し、その表層の３ｎｍ程度の領域に
ＳｉＣ等のダメージ層を形成してコンタクト抵抗を上昇
させてしまう。このため、コンタクトホールの開孔後
に、ＣＤＥ（Chemical Dry Etching）装置やＲＩＥ装置
により、ＣＦ4 −Ｏ2 系のガスを用いて、ダメージ層を
含む５〜１０ｎｍの深さまで半導体基板をエッチング
（ライトエッチング）することでコンタクト抵抗の低減
を図っている。
プラズマ中のカーボン含有イオンがホール底に露出され
た半導体基板に衝突し、その表層の３ｎｍ程度の領域に
ＳｉＣ等のダメージ層を形成してコンタクト抵抗を上昇
させてしまう。このため、コンタクトホールの開孔後
に、ＣＤＥ（Chemical Dry Etching）装置やＲＩＥ装置
により、ＣＦ4 −Ｏ2 系のガスを用いて、ダメージ層を
含む５〜１０ｎｍの深さまで半導体基板をエッチング
（ライトエッチング）することでコンタクト抵抗の低減
を図っている。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
コンタクト構造の形成方法では以下のような問題があ
る。すなわち、コンタクトホールの開孔後のダメージ層
除去をＣＤＥで行うと、ラジカル等の等方的なアタック
によりＢＰＳＧ膜のサイドエッチングが生じ、ＢＰＳＧ
膜のＣＭＰ時のスクラッチを埋めるＰ−ＴＥＯＳ膜とＢ
ＰＳＧ膜との界面がオーバーハング形状となる。このた
め、配線形成工程でのバリアメタルのカバレッジが悪化
する。
コンタクト構造の形成方法では以下のような問題があ
る。すなわち、コンタクトホールの開孔後のダメージ層
除去をＣＤＥで行うと、ラジカル等の等方的なアタック
によりＢＰＳＧ膜のサイドエッチングが生じ、ＢＰＳＧ
膜のＣＭＰ時のスクラッチを埋めるＰ−ＴＥＯＳ膜とＢ
ＰＳＧ膜との界面がオーバーハング形状となる。このた
め、配線形成工程でのバリアメタルのカバレッジが悪化
する。
【０００８】また、ホール底のエッジ部でも半導体基板
がオーバーハング状にエッチングされ、バリアメタルの
カバレッジを悪化させてしまう。特に、ＴｉＮ膜（上
層）／Ｔｉ膜（下層）からなるバリアメタル上層のＴｉ
Ｎ膜のカバレッジが悪化し、その下層のＴｉ膜が露出す
ると、その後に行われるタングステンＣＶＤ時にＷＦ6
ガスとの反応で下層のＴｉ膜がフッ素化し、最悪の場
合、半導体基板までがフッ素に侵食される恐れがある。
がオーバーハング状にエッチングされ、バリアメタルの
カバレッジを悪化させてしまう。特に、ＴｉＮ膜（上
層）／Ｔｉ膜（下層）からなるバリアメタル上層のＴｉ
Ｎ膜のカバレッジが悪化し、その下層のＴｉ膜が露出す
ると、その後に行われるタングステンＣＶＤ時にＷＦ6
ガスとの反応で下層のＴｉ膜がフッ素化し、最悪の場
合、半導体基板までがフッ素に侵食される恐れがある。
【０００９】これに対し、ダメージ層の除去をＲＩＥで
異方性加工することも試みられている。この場合、エッ
チャントによる側壁アタックが抑制されるため、ＢＰＳ
Ｇ膜の後退はなく、ダメージ層を効率よく除去すること
ができる。
異方性加工することも試みられている。この場合、エッ
チャントによる側壁アタックが抑制されるため、ＢＰＳ
Ｇ膜の後退はなく、ダメージ層を効率よく除去すること
ができる。
【００１０】しかしながら、コンタクトホールのアスペ
クト比が増大するにつれ、ホール底までエッチャントを
入射させようとするとバイアスを上昇させざるを得ず、
その結果、典型的なＣＦ4 −Ｏ2 系ではガス系中のカー
ボンの基板への注入が無視できなくなり、十分にコンタ
クト抵抗を下げることができなくなる。
クト比が増大するにつれ、ホール底までエッチャントを
入射させようとするとバイアスを上昇させざるを得ず、
その結果、典型的なＣＦ4 −Ｏ2 系ではガス系中のカー
ボンの基板への注入が無視できなくなり、十分にコンタ
クト抵抗を下げることができなくなる。
【００１１】これに対しては、ＥＣＲ（Electron Cyclo
tron Resonance：電子サイクロトロン共鳴）プラズマ装
置により、例えばＳＦ6 −Ｏ2 系のガスを用いて高密
度、低エネルギのイオンでダメージ層を除去すること
が、例えば特開平７−１９３０４１号公報等の先行技術
で提案されている。
tron Resonance：電子サイクロトロン共鳴）プラズマ装
置により、例えばＳＦ6 −Ｏ2 系のガスを用いて高密
度、低エネルギのイオンでダメージ層を除去すること
が、例えば特開平７−１９３０４１号公報等の先行技術
で提案されている。
【００１２】また、隣接したゲート間の不純物拡散層に
配線を接続するコンタクト構造を自己整合的に形成する
ＳＡＣ（Self Aligned Contact）構造においては、ＮＳ
Ｇ膜の代わりにＳｉＮ膜等のエッチングストップ膜が形
成される。そして、コンタクトホールのエッチングがホ
ールの底にＳｉＮ膜が露出した状態で停止され、フォト
レジストが除去され、次に、ＲＩＥ装置等により、ＣＨ
Ｆ3 −Ｏ2 系等のガスを用いてＳｉＮ膜が除去され、半
導体基板表面が露出される。このＳｉＮ膜除去には、前
述のＢＰＳＧエッチングに比較して酸化性の高いガス系
が使用されるため、半導体基板表面のダメージ層形成は
抑制される。
配線を接続するコンタクト構造を自己整合的に形成する
ＳＡＣ（Self Aligned Contact）構造においては、ＮＳ
Ｇ膜の代わりにＳｉＮ膜等のエッチングストップ膜が形
成される。そして、コンタクトホールのエッチングがホ
ールの底にＳｉＮ膜が露出した状態で停止され、フォト
レジストが除去され、次に、ＲＩＥ装置等により、ＣＨ
Ｆ3 −Ｏ2 系等のガスを用いてＳｉＮ膜が除去され、半
導体基板表面が露出される。このＳｉＮ膜除去には、前
述のＢＰＳＧエッチングに比較して酸化性の高いガス系
が使用されるため、半導体基板表面のダメージ層形成は
抑制される。
【００１３】しかしながら、このような技術を用いても
避けられない問題がある。それは、コンタクトホールの
開孔後に拡散層から減少した不純物を補償するイオン注
入を行い、活性化のための熱処理を行った場合に、コン
タクトホール側壁のＢＰＳＧ膜の表面がリフローし、コ
ンタクトホールの中央部分がせり出す形状異常が生じて
しまうことである。これは、配線形成工程でのバリアメ
タルのカバレッジやタングステンの埋め込み性に悪影響
を及ぼし、コンタクト構造の安定な形成を損なうもので
ある。
避けられない問題がある。それは、コンタクトホールの
開孔後に拡散層から減少した不純物を補償するイオン注
入を行い、活性化のための熱処理を行った場合に、コン
タクトホール側壁のＢＰＳＧ膜の表面がリフローし、コ
ンタクトホールの中央部分がせり出す形状異常が生じて
しまうことである。これは、配線形成工程でのバリアメ
タルのカバレッジやタングステンの埋め込み性に悪影響
を及ぼし、コンタクト構造の安定な形成を損なうもので
ある。
【００１４】また、今後の微細化では、コンタクトホー
ルのアスペクト比がますます大きくなるため、このよう
な形状異常に対する対策がますます求められている。
ルのアスペクト比がますます大きくなるため、このよう
な形状異常に対する対策がますます求められている。
【００１５】本発明の目的は、前記従来技術に基づく問
題点を解消し、第１層間膜に開孔されたコンタクトホー
ルの形状に歪みのないコンタクト構造の形成方法を提供
することにある。
題点を解消し、第１層間膜に開孔されたコンタクトホー
ルの形状に歪みのないコンタクト構造の形成方法を提供
することにある。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体装置のコンタクト構造の形成方法
であって、半導体基板上に堆積されたリンを含む絶縁膜
の所望部分をエッチングして、略垂直な側壁を有するコ
ンタクト孔を形成するとともに、その底面にエッチング
ストップ膜を露出させる第１エッチング工程と、前記底
面に前記エッチングストップ膜が露出した状態で硫黄原
子を含むプラズマで前記側壁を処理する側壁処理工程
と、前記底面に露出したエッチングストップ膜をエッチ
ングして前記半導体基板の表面を露出させる第２エッチ
ング工程とを有することを特徴とするコンタクト構造の
形成方法を提供するものである。
に、本発明は、半導体装置のコンタクト構造の形成方法
であって、半導体基板上に堆積されたリンを含む絶縁膜
の所望部分をエッチングして、略垂直な側壁を有するコ
ンタクト孔を形成するとともに、その底面にエッチング
ストップ膜を露出させる第１エッチング工程と、前記底
面に前記エッチングストップ膜が露出した状態で硫黄原
子を含むプラズマで前記側壁を処理する側壁処理工程
と、前記底面に露出したエッチングストップ膜をエッチ
ングして前記半導体基板の表面を露出させる第２エッチ
ング工程とを有することを特徴とするコンタクト構造の
形成方法を提供するものである。
【００１７】また、本発明は、半導体装置のコンタクト
構造の形成方法であって、半導体基板上に堆積されたリ
ンを含む絶縁膜の所望部分をエッチングして、略垂直な
側壁を有するコンタクト孔を形成するとともに、その底
面にエッチングストップ膜を露出させる第１エッチング
工程と、前記底面に前記エッチングストップ膜が露出し
た状態で前記側壁をプラズマで処理し、該側壁に露出し
た前記リンを含む絶縁膜の表面のリン濃度を低下させて
低リン濃度層を形成する側壁処理工程と、前記底面に露
出したエッチングストップ膜をエッチングして前記半導
体基板の表面を露出させる第２エッチング工程とを有す
ることを特徴とするコンタクト構造の形成方法を提供す
る。
構造の形成方法であって、半導体基板上に堆積されたリ
ンを含む絶縁膜の所望部分をエッチングして、略垂直な
側壁を有するコンタクト孔を形成するとともに、その底
面にエッチングストップ膜を露出させる第１エッチング
工程と、前記底面に前記エッチングストップ膜が露出し
た状態で前記側壁をプラズマで処理し、該側壁に露出し
た前記リンを含む絶縁膜の表面のリン濃度を低下させて
低リン濃度層を形成する側壁処理工程と、前記底面に露
出したエッチングストップ膜をエッチングして前記半導
体基板の表面を露出させる第２エッチング工程とを有す
ることを特徴とするコンタクト構造の形成方法を提供す
る。
【００１８】ここで、前記側壁処理工程と前記第２エッ
チング工程とを同時に行うのが好ましい。
チング工程とを同時に行うのが好ましい。
【００１９】また、本発明は、半導体装置のコンタクト
構造の形成方法であって、半導体基板上に堆積されたリ
ンを含む絶縁膜の所定部分をエッチングして、略垂直な
側壁を有するコンタクト孔を形成する第１エッチング工
程と、硫黄原子を含む第１のプラズマで前記側壁を処理
する側壁処理工程と、前記第１のプラズマとは異なる第
２のプラズマで前記コンタクト孔の底に露出した前記半
導体基板の表面を清浄化する清浄化工程とを有すること
を特徴とするコンタクト構造の形成方法を提供する。
構造の形成方法であって、半導体基板上に堆積されたリ
ンを含む絶縁膜の所定部分をエッチングして、略垂直な
側壁を有するコンタクト孔を形成する第１エッチング工
程と、硫黄原子を含む第１のプラズマで前記側壁を処理
する側壁処理工程と、前記第１のプラズマとは異なる第
２のプラズマで前記コンタクト孔の底に露出した前記半
導体基板の表面を清浄化する清浄化工程とを有すること
を特徴とするコンタクト構造の形成方法を提供する。
【００２０】ここで、前記第２のプラズマが硫黄原子を
含むプラズマであり、前記第１のプラズマとは、基板バ
イアスおよび硫黄原子濃度の少なくともいずれか一方が
異なるのが好ましい。
含むプラズマであり、前記第１のプラズマとは、基板バ
イアスおよび硫黄原子濃度の少なくともいずれか一方が
異なるのが好ましい。
【００２１】また、本発明は、半導体装置のコンタクト
構造の形成方法であって、半導体基板上に堆積されたリ
ンを含む絶縁膜の所望部分をエッチングして、略垂直な
側壁を有するコンタクト孔を形成する第１エッチング工
程と、第１のプラズマで前記側壁を処理し、該側壁に露
出した前記リンを含む絶縁膜の表面のリン濃度を低下さ
せて低リン濃度層を形成する側壁処理工程と、第２のプ
ラズマで前記コンタクト孔の底に露出した前記半導体基
板の表面を清浄化する清浄化工程とを有することを特徴
とするコンタクト構造の形成方法を提供する。
構造の形成方法であって、半導体基板上に堆積されたリ
ンを含む絶縁膜の所望部分をエッチングして、略垂直な
側壁を有するコンタクト孔を形成する第１エッチング工
程と、第１のプラズマで前記側壁を処理し、該側壁に露
出した前記リンを含む絶縁膜の表面のリン濃度を低下さ
せて低リン濃度層を形成する側壁処理工程と、第２のプ
ラズマで前記コンタクト孔の底に露出した前記半導体基
板の表面を清浄化する清浄化工程とを有することを特徴
とするコンタクト構造の形成方法を提供する。
【００２２】ここで、前記第１のプラズマと前記第２の
プラズマとが互いに異なるのが好ましい。また、前記第
２エッチング工程もしくは前記清浄化工程の後に、前記
露出した半導体基板の表面に不純物を導入する不純物導
入工程と、該導入した不純物を活性化させるための熱処
理工程とを有し、該熱処理工程において前記コンタクト
孔の略垂直な側壁を保つのが好ましい。
プラズマとが互いに異なるのが好ましい。また、前記第
２エッチング工程もしくは前記清浄化工程の後に、前記
露出した半導体基板の表面に不純物を導入する不純物導
入工程と、該導入した不純物を活性化させるための熱処
理工程とを有し、該熱処理工程において前記コンタクト
孔の略垂直な側壁を保つのが好ましい。
【００２３】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のコンタクト構造の形成方法を
詳細に説明する。
施例に基づいて、本発明のコンタクト構造の形成方法を
詳細に説明する。
【００２４】図１および図２は、本発明のコンタクト構
造の形成方法の各工程を表す一実施例の断面図である。
ここではＳＡＣ構造を形成する工程の例を示す。図１
（ａ）に示す半導体装置１０において、半導体基板１２
の表面近傍には、ＮチャネルＭＯＳトランジスタのソー
ス領域およびドレイン領域となる不純物拡散層１４が形
成され、これらの不純物拡散層１４間の半導体基板１２
の表面には、その両側面にサイドウォール１８が形成さ
れたゲート電極１６が形成されている。
造の形成方法の各工程を表す一実施例の断面図である。
ここではＳＡＣ構造を形成する工程の例を示す。図１
（ａ）に示す半導体装置１０において、半導体基板１２
の表面近傍には、ＮチャネルＭＯＳトランジスタのソー
ス領域およびドレイン領域となる不純物拡散層１４が形
成され、これらの不純物拡散層１４間の半導体基板１２
の表面には、その両側面にサイドウォール１８が形成さ
れたゲート電極１６が形成されている。
【００２５】ここで、サイドウォールは、ＬＤＤ（Ligh
tly Doped Drain ）構造のＭＯＳトランジスタを製造す
る場合に用いられるものであり、ゲート電極１６を形成
した後、全面に絶縁膜（ＳｉＯ2 ）を堆積し、これを異
方性エッチングして平面部から除去し、ゲート電極１６
の側壁のみに残すことによって形成される。なお、以下
に説明するＳｉＮ膜２０の堆積工程よりも前のＭＯＳト
ランジスタの形成工程は従来公知のものでよく、何ら限
定されるものではない。
tly Doped Drain ）構造のＭＯＳトランジスタを製造す
る場合に用いられるものであり、ゲート電極１６を形成
した後、全面に絶縁膜（ＳｉＯ2 ）を堆積し、これを異
方性エッチングして平面部から除去し、ゲート電極１６
の側壁のみに残すことによって形成される。なお、以下
に説明するＳｉＮ膜２０の堆積工程よりも前のＭＯＳト
ランジスタの形成工程は従来公知のものでよく、何ら限
定されるものではない。
【００２６】コンタクトホール（コンタクト孔）を形成
するに際し、まず、ＬＰ−ＣＶＤ（減圧ＣＶＤ）装置に
より、半導体基板１２の上全面にＳｉＮ膜２０を１００
ｎｍ堆積し、その上全面に、常圧ＣＶＤ装置により、Ｂ
ＰＳＧ膜２２を１４００ｎｍ堆積する。ＢＰＳＧ膜２２
は、例えばボロン（Ｂ）を３．５ｗｔ．％、リン（Ｐ）
を６．５ｗｔ．％含有するものを用いる。その後、窒素
雰囲気中で８５０℃で５分間の条件でＢＰＳＧ膜２２の
デンシファイを行う（図１（ａ））。
するに際し、まず、ＬＰ−ＣＶＤ（減圧ＣＶＤ）装置に
より、半導体基板１２の上全面にＳｉＮ膜２０を１００
ｎｍ堆積し、その上全面に、常圧ＣＶＤ装置により、Ｂ
ＰＳＧ膜２２を１４００ｎｍ堆積する。ＢＰＳＧ膜２２
は、例えばボロン（Ｂ）を３．５ｗｔ．％、リン（Ｐ）
を６．５ｗｔ．％含有するものを用いる。その後、窒素
雰囲気中で８５０℃で５分間の条件でＢＰＳＧ膜２２の
デンシファイを行う（図１（ａ））。
【００２７】ここで、ＳｉＮ膜２０は、後工程（図１
（ｃ）および（ｄ）参照）でコンタクトホール２６を開
孔したり、その側壁を処理する際にエッチングストップ
膜の役割を果す。なお、このＳｉＮ膜２０の下層に、例
えば２０ｎｍ程度の酸化膜（ＳｉＯ2 膜）を形成するよ
うにしてもよい。また、本実施例では、第１層間絶縁膜
としてＢＰＳＧ膜２２を用いているが、本発明はこれに
限定されず、少なくともリン（Ｐ）を含む流動性のある
絶縁膜であればよい。
（ｃ）および（ｄ）参照）でコンタクトホール２６を開
孔したり、その側壁を処理する際にエッチングストップ
膜の役割を果す。なお、このＳｉＮ膜２０の下層に、例
えば２０ｎｍ程度の酸化膜（ＳｉＯ2 膜）を形成するよ
うにしてもよい。また、本実施例では、第１層間絶縁膜
としてＢＰＳＧ膜２２を用いているが、本発明はこれに
限定されず、少なくともリン（Ｐ）を含む流動性のある
絶縁膜であればよい。
【００２８】続いて、ＣＭＰ装置により、ＢＰＳＧ膜２
２の表面を約６００ｎｍ削って平坦化する。研磨後のＢ
ＰＳＧ膜２２の膜厚は約８００ｎｍである。その後、Ｃ
ＶＤ装置により、ＢＰＳＧ膜２２の表面全面にＰ−ＴＥ
ＯＳ膜２４を２００ｎｍ堆積し、ＣＭＰ後のＢＰＳＧ膜
２２表面に形成されたスクラッチ（ひっかき傷）を埋め
る（図１（ｂ））。
２の表面を約６００ｎｍ削って平坦化する。研磨後のＢ
ＰＳＧ膜２２の膜厚は約８００ｎｍである。その後、Ｃ
ＶＤ装置により、ＢＰＳＧ膜２２の表面全面にＰ−ＴＥ
ＯＳ膜２４を２００ｎｍ堆積し、ＣＭＰ後のＢＰＳＧ膜
２２表面に形成されたスクラッチ（ひっかき傷）を埋め
る（図１（ｂ））。
【００２９】続いて、フォトリソグラフィー技術により
フォトレジストをパターニングし、このフォトレジスト
をマスクとして、なおかつ、ＳｉＮ膜２０をエッチング
ストップ膜として、平行平板型ＲＩＥ装置により、ガス
系としてＣＦ4 −Ｃ4 Ｆ8 −ＣＯ−Ａｒを用い、圧力２
０Ｐａ、パワー８５０Ｗの条件でＰ−ＴＥＯＳ膜２４お
よびＢＰＳＧ膜２２を順次エッチングしてコンタクトホ
ール２６を開孔する（図１（ｃ））。コンタクトホール
２６の側壁は、ほぼ垂直な形状を有する。
フォトレジストをパターニングし、このフォトレジスト
をマスクとして、なおかつ、ＳｉＮ膜２０をエッチング
ストップ膜として、平行平板型ＲＩＥ装置により、ガス
系としてＣＦ4 −Ｃ4 Ｆ8 −ＣＯ−Ａｒを用い、圧力２
０Ｐａ、パワー８５０Ｗの条件でＰ−ＴＥＯＳ膜２４お
よびＢＰＳＧ膜２２を順次エッチングしてコンタクトホ
ール２６を開孔する（図１（ｃ））。コンタクトホール
２６の側壁は、ほぼ垂直な形状を有する。
【００３０】これにより、コンタクトホール２６のホー
ル底には、エッチングストップ膜であるＳｉＮ膜２０が
露出される。
ル底には、エッチングストップ膜であるＳｉＮ膜２０が
露出される。
【００３１】続いて、同じく平行平板型ＲＩＥ装置によ
り、ガス系としてＳＦ6 −Ｏ2 を用い、圧力７０Ｐａ、
パワー６０Ｗの条件でコンタクトホール２６の側壁（コ
ンタクトホール２６の内壁であるＢＰＳＧ膜２２の表
面）をプラズマ処理する（図１（ｄ））。
り、ガス系としてＳＦ6 −Ｏ2 を用い、圧力７０Ｐａ、
パワー６０Ｗの条件でコンタクトホール２６の側壁（コ
ンタクトホール２６の内壁であるＢＰＳＧ膜２２の表
面）をプラズマ処理する（図１（ｄ））。
【００３２】ここで、プラズマ中で分解されたＳＦx ラ
ジカルはＢＰＳＧ膜２２をアタックし、その表面近傍の
リン（Ｐ）を揮発性のＰＳＦ3 （沸点−５２．２℃）の
形で除去するので、ＢＰＳＧ膜２２表面のリン濃度が低
下し、低リン濃度層２２ａが形成される。この低リン濃
度層２２ａにより、ＢＰＳＧ膜２２の流動性が抑制さ
れ、後工程（図２（ｇ）参照）の熱処理時に、ＢＰＳＧ
膜２２がリフローされ、コンタクトホール２６の中央部
分（ＢＰＳＧ膜２２）がせり出す形状異常の発生を防止
することができる。
ジカルはＢＰＳＧ膜２２をアタックし、その表面近傍の
リン（Ｐ）を揮発性のＰＳＦ3 （沸点−５２．２℃）の
形で除去するので、ＢＰＳＧ膜２２表面のリン濃度が低
下し、低リン濃度層２２ａが形成される。この低リン濃
度層２２ａにより、ＢＰＳＧ膜２２の流動性が抑制さ
れ、後工程（図２（ｇ）参照）の熱処理時に、ＢＰＳＧ
膜２２がリフローされ、コンタクトホール２６の中央部
分（ＢＰＳＧ膜２２）がせり出す形状異常の発生を防止
することができる。
【００３３】低リン濃度層２２ａの存在により、熱処理
時のＢＰＳＧ膜２２からの不純物（特に、リン（Ｐ））
の外方拡散を抑制することもできる。
時のＢＰＳＧ膜２２からの不純物（特に、リン（Ｐ））
の外方拡散を抑制することもできる。
【００３４】また、硫黄（Ｓ）は、ＢＰＳＧ膜２２表面
のＳｉ原子と結合してＳｉＳx を形成し、後工程（図２
（ｇ）参照）のＲＴＡ前の洗浄により、ＳｉＳ2 ＋２Ｈ
2 Ｏ→ＳｉＯ2 ＋２Ｈ2 Ｓとなる。この反応も、低リン
濃度層２２ａ形成に寄与する。このように、側壁のＢＰ
ＳＧ膜２２表面がリン濃度の低い低リン濃度層２２ａで
覆われるため、前述の熱処理時のＢＰＳＧ膜２２のリフ
ローとＢＰＳＧ膜２２からの不純物の外方拡散を効果的
に抑制することができる。
のＳｉ原子と結合してＳｉＳx を形成し、後工程（図２
（ｇ）参照）のＲＴＡ前の洗浄により、ＳｉＳ2 ＋２Ｈ
2 Ｏ→ＳｉＯ2 ＋２Ｈ2 Ｓとなる。この反応も、低リン
濃度層２２ａ形成に寄与する。このように、側壁のＢＰ
ＳＧ膜２２表面がリン濃度の低い低リン濃度層２２ａで
覆われるため、前述の熱処理時のＢＰＳＧ膜２２のリフ
ローとＢＰＳＧ膜２２からの不純物の外方拡散を効果的
に抑制することができる。
【００３５】なお、コンタクトホール２６のホール径や
アスペクト比等によもよるが、コンタクトホール２６の
側壁処理時の圧力は１〜１００Ｐａ、半導体ウェハ側の
バイアス電圧Ｖppは２５〜２５０Ｖとし、適度に等方性
と異方性を持ち合せるようにするのが好ましい。
アスペクト比等によもよるが、コンタクトホール２６の
側壁処理時の圧力は１〜１００Ｐａ、半導体ウェハ側の
バイアス電圧Ｖppは２５〜２５０Ｖとし、適度に等方性
と異方性を持ち合せるようにするのが好ましい。
【００３６】アスペクト比が４を超える場合には、チャ
ージアップによりコンタクトホール２６内にイオンが入
りにくくなる場合がある。このため、ＥＣＲエッチャー
等でマイクロ波をパルス変調し（例えば、ＯＮ／ＯＦＦ
＝１００／１００μｓとする）、半導体ウェハ側に１Ｍ
Ｈｚ以下の低周波バイアスを印加することによって正イ
オンと負イオンを交互に入射させるのが好ましい。これ
により、効果的にコンタクトホール２６の側壁処理が行
われる。
ージアップによりコンタクトホール２６内にイオンが入
りにくくなる場合がある。このため、ＥＣＲエッチャー
等でマイクロ波をパルス変調し（例えば、ＯＮ／ＯＦＦ
＝１００／１００μｓとする）、半導体ウェハ側に１Ｍ
Ｈｚ以下の低周波バイアスを印加することによって正イ
オンと負イオンを交互に入射させるのが好ましい。これ
により、効果的にコンタクトホール２６の側壁処理が行
われる。
【００３７】この目的のためには、特に、フッ素
（Ｆ）、硫黄（Ｓ）、酸素（Ｏ）等を含むガス系を使用
することが好ましい。これらの元素は電子親和力がそれ
ぞれ３．３９９ｅＶ、２．０７７ｅＶ、１．４６２ｅＶ
と大きく、負イオンを生成し易い。しかも、Ｆ2 、ＳＦ
6 、Ｏ2 等の形で容易にエッチングチャンバー内に導入
できる。
（Ｆ）、硫黄（Ｓ）、酸素（Ｏ）等を含むガス系を使用
することが好ましい。これらの元素は電子親和力がそれ
ぞれ３．３９９ｅＶ、２．０７７ｅＶ、１．４６２ｅＶ
と大きく、負イオンを生成し易い。しかも、Ｆ2 、ＳＦ
6 、Ｏ2 等の形で容易にエッチングチャンバー内に導入
できる。
【００３８】また、本実施例では、ガス系としてＳＦ6
−Ｏ2 系を用いて、コンタクトホール２６の側壁をプラ
ズマ処理しているが、本発明はこれに限定されない。ガ
ス系は、少なくとも硫黄原子（Ｓ）を含むものであれば
よく、例えばＳＦ4 ，ＳＦ6，ＳＯ2 ，ＳＯＦ2 ，ＳＯ
2 Ｆ2 ，Ｈ2 Ｓ等を含むガス系を例示することができ
る。また、ガス系として、さらにヘリウム（Ｈｅ）やア
ルゴン（Ａｒ）等の希ガスを加えたものを用いてもよ
い。
−Ｏ2 系を用いて、コンタクトホール２６の側壁をプラ
ズマ処理しているが、本発明はこれに限定されない。ガ
ス系は、少なくとも硫黄原子（Ｓ）を含むものであれば
よく、例えばＳＦ4 ，ＳＦ6，ＳＯ2 ，ＳＯＦ2 ，ＳＯ
2 Ｆ2 ，Ｈ2 Ｓ等を含むガス系を例示することができ
る。また、ガス系として、さらにヘリウム（Ｈｅ）やア
ルゴン（Ａｒ）等の希ガスを加えたものを用いてもよ
い。
【００３９】また、Ｈ2 等のガス系のプラズマ処理によ
ってＰＨ3 （沸点−８７℃）の形でリンを除去すること
や、Ｏ2 −Ｆ2 等のガス系のプラズマ処理によってＰＯ
Ｆ3（昇化温度−３９．８℃）の形でリンを除去するこ
とも可能である。ただし、従来からダメージ層除去のた
めに使用されているＣＦ4 −Ｏ2 系のプラズマでは、Ｃ
Ｆ系の堆積物発生のため、ＰＯＦ3 の形でのリン除去は
困難である。さらに、ＳＣｌ2 やＳＯＣｌ2 等を含むガ
ス系のプラズマ処理によってＰＳＣｌ3 （沸点１２５
℃）の形でリンを除去することも可能である。
ってＰＨ3 （沸点−８７℃）の形でリンを除去すること
や、Ｏ2 −Ｆ2 等のガス系のプラズマ処理によってＰＯ
Ｆ3（昇化温度−３９．８℃）の形でリンを除去するこ
とも可能である。ただし、従来からダメージ層除去のた
めに使用されているＣＦ4 −Ｏ2 系のプラズマでは、Ｃ
Ｆ系の堆積物発生のため、ＰＯＦ3 の形でのリン除去は
困難である。さらに、ＳＣｌ2 やＳＯＣｌ2 等を含むガ
ス系のプラズマ処理によってＰＳＣｌ3 （沸点１２５
℃）の形でリンを除去することも可能である。
【００４０】続いて、平行平板型ＲＩＥ装置により、ガ
ス系としてＣＨＦ3 −Ｏ2 を用い、圧力２．０Ｐａ、パ
ワー８５０Ｗの条件で、コンタクトホール２６のホール
底のエッチングストップ膜であるＳｉＮ膜２０をエッチ
ング除去する（図２（ｅ））。
ス系としてＣＨＦ3 −Ｏ2 を用い、圧力２．０Ｐａ、パ
ワー８５０Ｗの条件で、コンタクトホール２６のホール
底のエッチングストップ膜であるＳｉＮ膜２０をエッチ
ング除去する（図２（ｅ））。
【００４１】これにより、コンタクトホール２６のホー
ル底には、半導体基板１２の不純物拡散層１４が露出さ
れる。
ル底には、半導体基板１２の不純物拡散層１４が露出さ
れる。
【００４２】なお、ＳｉＮ膜２０の除去は、ガス系とし
てＳＦ6 −Ｏ2 系のものを用いて行うことも可能であ
る。この場合、コンタクトホール２６の側壁処理と同一
条件でも異なる条件であってもよい。また、ＳｉＮ膜２
０の下層にＳｉＯ2 膜を形成した場合には、ＳｉＮ膜２
０を除去する時の条件と同一条件でＳｉＯ2 膜を同時に
除去することも可能であるし、ＳｉＮ膜２０の除去後、
例えばウェットエッチングによりＳｉＯ2 膜を除去する
ことも可能である。
てＳＦ6 −Ｏ2 系のものを用いて行うことも可能であ
る。この場合、コンタクトホール２６の側壁処理と同一
条件でも異なる条件であってもよい。また、ＳｉＮ膜２
０の下層にＳｉＯ2 膜を形成した場合には、ＳｉＮ膜２
０を除去する時の条件と同一条件でＳｉＯ2 膜を同時に
除去することも可能であるし、ＳｉＮ膜２０の除去後、
例えばウェットエッチングによりＳｉＯ2 膜を除去する
ことも可能である。
【００４３】ＢＰＳＧ膜２２にコンタクトホール２６を
開孔した時点では側壁処理を行わずに、ＳｉＮ膜２０の
除去後に、ＳＦ6 −Ｏ2 系のプラズマを利用して側壁処
理およびＳｉＯ2 膜除去を行うことも可能である。
開孔した時点では側壁処理を行わずに、ＳｉＮ膜２０の
除去後に、ＳＦ6 −Ｏ2 系のプラズマを利用して側壁処
理およびＳｉＯ2 膜除去を行うことも可能である。
【００４４】また、本実施例では、コンタクトホール２
６の側壁を処理した後、そのホール底のＳｉＮ膜２０を
エッチング除去しているが、これに限定されず、コンタ
クトホール２６の側壁処理と同時にＳｉＮ膜２０をエッ
チング除去することも可能である。
６の側壁を処理した後、そのホール底のＳｉＮ膜２０を
エッチング除去しているが、これに限定されず、コンタ
クトホール２６の側壁処理と同時にＳｉＮ膜２０をエッ
チング除去することも可能である。
【００４５】続いて、平行平板型ＲＩＥ装置により、ガ
ス系としてＳＦ6 −Ｏ2 −Ｈｅを用い、圧力７０Ｐａ、
パワー１２０Ｗの条件で半導体基板１２の表層領域に僅
かに形成されたダメージ層２８をエッチング除去（清浄
化）する（図２（ｆ））。
ス系としてＳＦ6 −Ｏ2 −Ｈｅを用い、圧力７０Ｐａ、
パワー１２０Ｗの条件で半導体基板１２の表層領域に僅
かに形成されたダメージ層２８をエッチング除去（清浄
化）する（図２（ｆ））。
【００４６】ここで、本実施例のように、ＳＦ6 −Ｏ2
系のガスを用いてダメージ層２８を除去する場合、ダメ
ージ層２８の除去工程でも、コンタクトホール２６の側
壁処理と同様に、側壁表面近傍のリンを除去する作用が
僅かながらではあるが生じる。したがって、処理条件を
調整することにより、コンタクトホール２６の側壁処理
と不純物拡散層１４のダメージ層２８の除去を同時に行
うことも可能である。
系のガスを用いてダメージ層２８を除去する場合、ダメ
ージ層２８の除去工程でも、コンタクトホール２６の側
壁処理と同様に、側壁表面近傍のリンを除去する作用が
僅かながらではあるが生じる。したがって、処理条件を
調整することにより、コンタクトホール２６の側壁処理
と不純物拡散層１４のダメージ層２８の除去を同時に行
うことも可能である。
【００４７】しかし、ダメージ層２８の厚さは僅か３ｎ
ｍ程度と薄く、これを除去するためには十分な処理量で
はあってもＢＰＳＧ膜２２の側壁処理としては十分であ
るとは限らない。実際、ダメージ層除去のためのエッチ
ングをさまざまなエッチング量で行い、コンタクト抵抗
および後の熱処理工程でのＢＰＳＧ膜リフローによる形
状異常の有無を調べたところ、コンタクト抵抗低減効果
は得られても形状異常防止効果は得られないエッチング
量範囲があることが確認された。
ｍ程度と薄く、これを除去するためには十分な処理量で
はあってもＢＰＳＧ膜２２の側壁処理としては十分であ
るとは限らない。実際、ダメージ層除去のためのエッチ
ングをさまざまなエッチング量で行い、コンタクト抵抗
および後の熱処理工程でのＢＰＳＧ膜リフローによる形
状異常の有無を調べたところ、コンタクト抵抗低減効果
は得られても形状異常防止効果は得られないエッチング
量範囲があることが確認された。
【００４８】これに対し、コンタクトホール２６の側壁
処理を優先すれば、不純物拡散層１４の表面が必要以上
にエッチング除去されてしまい、不純物濃度の低下や接
合リーク等の問題を引き起こす。したがって、ダメージ
層２８の除去は、コンタクトホール２６の側壁処理とは
分けて実施するのが好ましい。これにより、不純物濃度
の低下や接合リーク等の問題の無いダメージ層除去と、
熱処理による形状異常発生を防止できる低リン濃度層の
形成とを、安定に実現することができる。
処理を優先すれば、不純物拡散層１４の表面が必要以上
にエッチング除去されてしまい、不純物濃度の低下や接
合リーク等の問題を引き起こす。したがって、ダメージ
層２８の除去は、コンタクトホール２６の側壁処理とは
分けて実施するのが好ましい。これにより、不純物濃度
の低下や接合リーク等の問題の無いダメージ層除去と、
熱処理による形状異常発生を防止できる低リン濃度層の
形成とを、安定に実現することができる。
【００４９】なお、前述のように、エッチングストップ
膜を形成しない場合に比較して、ＳｉＮ膜をエッチング
ストップ膜として形成してその除去を酸化性の高いガス
系で実施することにより、半導体基板表面のダメージ層
形成を抑制することができる。従って、ＳｉＮ膜エッチ
ングの条件を調整することによって、ダメージ層除去工
程を省略することも可能である。特に、ＳｉＮ膜２０の
下層にＳｉＯ2 膜を形成し、このＳｉＯ2 膜をウェット
エッチングによって除去した場合、不純物拡散層１４に
はダメージ層が形成されないので、この場合にはダメー
ジ層除去の工程は不要である。
膜を形成しない場合に比較して、ＳｉＮ膜をエッチング
ストップ膜として形成してその除去を酸化性の高いガス
系で実施することにより、半導体基板表面のダメージ層
形成を抑制することができる。従って、ＳｉＮ膜エッチ
ングの条件を調整することによって、ダメージ層除去工
程を省略することも可能である。特に、ＳｉＮ膜２０の
下層にＳｉＯ2 膜を形成し、このＳｉＯ2 膜をウェット
エッチングによって除去した場合、不純物拡散層１４に
はダメージ層が形成されないので、この場合にはダメー
ジ層除去の工程は不要である。
【００５０】続いて、ダメージ層２８の除去により、不
純物拡散層１４から減少した不純物を補償するために、
イオン注入装置により、エネルギー３０ｋｅＶ、ドーズ
量５Ｅ１３の条件で、コンタクトホール２６のホール底
に露出された不純物拡散層１４にリン（Ｐ+ ）をイオン
注入する。その後、ＲＴＡ装置により、窒素雰囲気中
で、温度９５０℃、時間３０秒の条件でアニール（熱処
理）して、不純物拡散層１４にイオン注入した不純物を
活性化する（図２（ｇ））。
純物拡散層１４から減少した不純物を補償するために、
イオン注入装置により、エネルギー３０ｋｅＶ、ドーズ
量５Ｅ１３の条件で、コンタクトホール２６のホール底
に露出された不純物拡散層１４にリン（Ｐ+ ）をイオン
注入する。その後、ＲＴＡ装置により、窒素雰囲気中
で、温度９５０℃、時間３０秒の条件でアニール（熱処
理）して、不純物拡散層１４にイオン注入した不純物を
活性化する（図２（ｇ））。
【００５１】この時、コンタクトホール側壁のＢＰＳＧ
膜２２の表面には、前述の側壁処理で形成された低リン
濃度層２２ａが存在するため、ＢＰＳＧ膜のリフローに
よる形状異常発生を防止することができる。この結果、
ほぼ垂直なコンタクトホールの形状が保たれる。
膜２２の表面には、前述の側壁処理で形成された低リン
濃度層２２ａが存在するため、ＢＰＳＧ膜のリフローに
よる形状異常発生を防止することができる。この結果、
ほぼ垂直なコンタクトホールの形状が保たれる。
【００５２】なお、図示例では、ＮチャネルＭＯＳトラ
ンジスタの例を示しているが、ＰチャネルＭＯＳトラン
ジスタの場合には、不純物の注入イオン種としてボロン
（Ｂ + ）またはＢＦ2 + をイオン注入する。また、本実
施例では、不純物をイオン注入しているが、本発明はこ
れも限定されず、例えば不純物をプラズマドーピングす
る等の他の方法を用いて、不純物を不純物拡散層１４に
導入することも可能である。
ンジスタの例を示しているが、ＰチャネルＭＯＳトラン
ジスタの場合には、不純物の注入イオン種としてボロン
（Ｂ + ）またはＢＦ2 + をイオン注入する。また、本実
施例では、不純物をイオン注入しているが、本発明はこ
れも限定されず、例えば不純物をプラズマドーピングす
る等の他の方法を用いて、不純物を不純物拡散層１４に
導入することも可能である。
【００５３】続いて、以上の工程で形成したコンタクト
ホール内に配線を形成する。すなわち、スパッタリング
装置により、コンタクトホール２６内を含む表面全面に
バリアメタルとなるＴｉＮ膜（上層）３０／Ｔｉ膜（下
層）３２をそれぞれ１４０ｎｍ／４０ｎｍ堆積する。続
いて、ＣＶＤ装置により、表面全面にタングステン
（Ｗ）を４００ｎｍ堆積し、これをガス系としてＳＦ6
−Ａｒを用いてエッチバックし、コンタクトホール２６
内を埋め込むタングステンプラグ３４を形成する。
ホール内に配線を形成する。すなわち、スパッタリング
装置により、コンタクトホール２６内を含む表面全面に
バリアメタルとなるＴｉＮ膜（上層）３０／Ｔｉ膜（下
層）３２をそれぞれ１４０ｎｍ／４０ｎｍ堆積する。続
いて、ＣＶＤ装置により、表面全面にタングステン
（Ｗ）を４００ｎｍ堆積し、これをガス系としてＳＦ6
−Ａｒを用いてエッチバックし、コンタクトホール２６
内を埋め込むタングステンプラグ３４を形成する。
【００５４】その後、スパッタリング装置により、Ｔｉ
Ｎ膜（上層）３６／ＡｌＣｕ膜（下層）３８をそれぞれ
２３ｎｍ／４００ｎｍ堆積する。ここで、上層のＴｉＮ
３６は、後工程でビアホールを開孔する際の反射防止膜
の役割を果す。続いて、フォトリソグラフィー技術によ
りフォトレジストをパターニングし、これをマスクとし
てＴｉＮ（上層）３６／ＡｌＣｕ（下層）３８を順次エ
ッチングしてメタル配線４０を形成する（図２
（ｈ））。
Ｎ膜（上層）３６／ＡｌＣｕ膜（下層）３８をそれぞれ
２３ｎｍ／４００ｎｍ堆積する。ここで、上層のＴｉＮ
３６は、後工程でビアホールを開孔する際の反射防止膜
の役割を果す。続いて、フォトリソグラフィー技術によ
りフォトレジストをパターニングし、これをマスクとし
てＴｉＮ（上層）３６／ＡｌＣｕ（下層）３８を順次エ
ッチングしてメタル配線４０を形成する（図２
（ｈ））。
【００５５】なお、これ以後の工程は従来公知のもので
よく、何ら限定されるものではない。
よく、何ら限定されるものではない。
【００５６】上記実施例では、エッチングストップ膜の
ＳｉＮ膜２０を利用してコンタクトホール２６を形成し
た。しかし、本発明はこれに限定されず、エッチングス
トップ膜を使用しない製造工程にも適用可能である。こ
の場合、コンタクトホール２６の側壁処理では等方性、
ダメージ層除去では異方性が要求されるため、コンタク
トホール２６の側壁処理とダメージ層２８の除去（清浄
化）の工程を分けて、それぞれの処理で適切なガス系お
よび条件を設定して行うことが好ましい。
ＳｉＮ膜２０を利用してコンタクトホール２６を形成し
た。しかし、本発明はこれに限定されず、エッチングス
トップ膜を使用しない製造工程にも適用可能である。こ
の場合、コンタクトホール２６の側壁処理では等方性、
ダメージ層除去では異方性が要求されるため、コンタク
トホール２６の側壁処理とダメージ層２８の除去（清浄
化）の工程を分けて、それぞれの処理で適切なガス系お
よび条件を設定して行うことが好ましい。
【００５７】エッチングストップ膜を使用しない場合、
コンタクトホール２６の側壁処理とダメージ層２８の除
去で同じ硫黄原子を含むガス系を用いてプラズマ処理し
てもよいし、違うガス系を使用してもよい。同じ硫黄原
子を含むガス系を使用する場合、コンタクトホール２６
の側壁処理時とダメージ層２８の除去では、少なくとも
基板バイアスおよび硫黄原子濃度のいずれか一方が異な
るようにするのが好ましい。
コンタクトホール２６の側壁処理とダメージ層２８の除
去で同じ硫黄原子を含むガス系を用いてプラズマ処理し
てもよいし、違うガス系を使用してもよい。同じ硫黄原
子を含むガス系を使用する場合、コンタクトホール２６
の側壁処理時とダメージ層２８の除去では、少なくとも
基板バイアスおよび硫黄原子濃度のいずれか一方が異な
るようにするのが好ましい。
【００５８】例えば、バイアス電圧を高めとし、ＳＦ6
分率も高めの設定でダメージ層を除去し、その後、バイ
アス電圧を低めとし、ＳＦ6 分率も低め（すなわち、Ｏ
2 分率が高め）の設定で、半導体基板表面のエッチング
を抑えつつ、コンタクトホール側壁を処理することがで
きる。あるいは、この逆に、それぞれ上記の条件で、コ
ンタクトホールの側壁を処理し、その後、ダメージ層を
除去するようにしてもよい。
分率も高めの設定でダメージ層を除去し、その後、バイ
アス電圧を低めとし、ＳＦ6 分率も低め（すなわち、Ｏ
2 分率が高め）の設定で、半導体基板表面のエッチング
を抑えつつ、コンタクトホール側壁を処理することがで
きる。あるいは、この逆に、それぞれ上記の条件で、コ
ンタクトホールの側壁を処理し、その後、ダメージ層を
除去するようにしてもよい。
【００５９】また、上記実施例は、ＭＯＳトランジスタ
のソース領域およびドレイン領域の上に形成されるコン
タクトを例に挙げて説明したが、ゲート電極の上にコン
タクトホールを開孔する場合も同様であることは言うま
でもないことである。
のソース領域およびドレイン領域の上に形成されるコン
タクトを例に挙げて説明したが、ゲート電極の上にコン
タクトホールを開孔する場合も同様であることは言うま
でもないことである。
【００６０】（実施例）図３および図４は、それぞれ本
発明および従来技術を適用して形成されたコンタクトホ
ールの断面図である。ここでは、エッチングストップ膜
を使用せずに形成した例を示す。半導体基板４２上に堆
積されたＰ−ＴＥＯＳ膜４８／ＢＰＳＧ膜（Ｂ＝４．０
ｗｔ．％、Ｐ＝６．０ｗｔ．％）４６／ＮＳＧ膜４４＝
２００／８００／１００ｎｍの第１層間膜に対して、平
行平板型ＲＩＥにより、ＣＦ4 −ＣＨＦ3 −Ａｒ系のガ
スを用いて０．６μｍ径のコンタクトホール５０を開孔
した。
発明および従来技術を適用して形成されたコンタクトホ
ールの断面図である。ここでは、エッチングストップ膜
を使用せずに形成した例を示す。半導体基板４２上に堆
積されたＰ−ＴＥＯＳ膜４８／ＢＰＳＧ膜（Ｂ＝４．０
ｗｔ．％、Ｐ＝６．０ｗｔ．％）４６／ＮＳＧ膜４４＝
２００／８００／１００ｎｍの第１層間膜に対して、平
行平板型ＲＩＥにより、ＣＦ4 −ＣＨＦ3 −Ａｒ系のガ
スを用いて０．６μｍ径のコンタクトホール５０を開孔
した。
【００６１】その後、本発明に従って、平行平板型ＲＩ
Ｅ装置により、ＳＦ6 −Ｏ2 系のガスを用いて図５
（ａ）の表の一段目に示す放電条件で、ダメージ層の除
去のためのライトエッチを行い、次に、二段目の条件で
コンタクトホールの側壁処理を行った。一方、従来技術
に従って、同じく平行平板型ＲＩＥ装置により、図５
（ｂ）の表に示す放電条件で、ＣＦ4 −Ｏ2 −Ａｒ系の
ガスを用いてライトエッチを行い、ダメージ層を除去し
た。その後、本発明を適用した場合、従来技術を適用し
た場合ともに、不純物イオン注入およびＲＴＡによる熱
処理を行った。
Ｅ装置により、ＳＦ6 −Ｏ2 系のガスを用いて図５
（ａ）の表の一段目に示す放電条件で、ダメージ層の除
去のためのライトエッチを行い、次に、二段目の条件で
コンタクトホールの側壁処理を行った。一方、従来技術
に従って、同じく平行平板型ＲＩＥ装置により、図５
（ｂ）の表に示す放電条件で、ＣＦ4 −Ｏ2 −Ａｒ系の
ガスを用いてライトエッチを行い、ダメージ層を除去し
た。その後、本発明を適用した場合、従来技術を適用し
た場合ともに、不純物イオン注入およびＲＴＡによる熱
処理を行った。
【００６２】図３に示すように、本発明を適用して形成
されたコンタクトホールは熱処理工程の後も略垂直な側
壁を保っている。この結果により、上記の条件の側壁処
理によって、熱処理時のＢＰＳＧ膜リフローによる形状
異常発生を防止する低リン濃度層４６ａが形成されたこ
とがわかる。これに対し、図４に示すように、従来技術
を適用して形成されたコンタクトホールは、熱処理工程
の後、コンタクトホール中央部分のＢＰＳＧ膜がせり出
して形状異常が生じている。
されたコンタクトホールは熱処理工程の後も略垂直な側
壁を保っている。この結果により、上記の条件の側壁処
理によって、熱処理時のＢＰＳＧ膜リフローによる形状
異常発生を防止する低リン濃度層４６ａが形成されたこ
とがわかる。これに対し、図４に示すように、従来技術
を適用して形成されたコンタクトホールは、熱処理工程
の後、コンタクトホール中央部分のＢＰＳＧ膜がせり出
して形状異常が生じている。
【００６３】また、両者のコンタクト抵抗の比較結果を
図６に示す。同図の表は、ＮチャネルＭＯＳトランジス
タの不純物拡散層上に形成されたコンタクト（Ｎ+ コン
タクト）およびＰチャネルＭＯＳトランジスタの不純物
拡散層上に形成されたコンタクト（Ｐ+ コンタクト）に
ついて、従来技術を用いて形成されたコンタクトの抵抗
値を基準値＝１．００として、本発明を適用して形成さ
れたコンタクトの抵抗値を相対的に示したものである。
図６に示す。同図の表は、ＮチャネルＭＯＳトランジス
タの不純物拡散層上に形成されたコンタクト（Ｎ+ コン
タクト）およびＰチャネルＭＯＳトランジスタの不純物
拡散層上に形成されたコンタクト（Ｐ+ コンタクト）に
ついて、従来技術を用いて形成されたコンタクトの抵抗
値を基準値＝１．００として、本発明を適用して形成さ
れたコンタクトの抵抗値を相対的に示したものである。
【００６４】図６の比較表に示すように、本発明を適用
して形成されたコンタクトの抵抗値は、従来技術を適用
して形成されたコンタクトの抵抗値よりも確実に小さい
ということが分かる。
して形成されたコンタクトの抵抗値は、従来技術を適用
して形成されたコンタクトの抵抗値よりも確実に小さい
ということが分かる。
【００６５】本発明のコンタクト構造の形成方法は、基
本的に以上のようなものである。以上、本発明のコンタ
クト構造の形成方法について詳細に説明したが、本発明
は上記実施例に限定されず、本発明の主旨を逸脱しない
範囲において、種々の改良や変更をしてもよいのはもち
ろんである。
本的に以上のようなものである。以上、本発明のコンタ
クト構造の形成方法について詳細に説明したが、本発明
は上記実施例に限定されず、本発明の主旨を逸脱しない
範囲において、種々の改良や変更をしてもよいのはもち
ろんである。
【００６６】
【発明の効果】以上詳細に説明した様に、本発明のコン
タクト構造の形成方法は、例えば半導体基板上に堆積さ
れたリンを含む絶縁膜の所望部分をエッチングして、略
垂直な側壁を有するコンタクト孔を形成し、その底面に
エッチングストップ膜を露出させた状態で硫黄原子を含
むプラズマでコンタクト孔の側壁を処理するようにした
ものである。これにより、本発明のコンタクト構造の形
成方法によれば、コンタクトホール内の絶縁膜の表面近
傍のリン濃度が低下され、その流動性が抑制されるた
め、熱処理時に、絶縁膜がリフローされてコンタクトホ
ールの中央部分がせり出す形状異常の発生を防止するこ
とができる。また、熱処理時に絶縁膜から不純物が外方
拡散するのを効果的に抑制することができる。
タクト構造の形成方法は、例えば半導体基板上に堆積さ
れたリンを含む絶縁膜の所望部分をエッチングして、略
垂直な側壁を有するコンタクト孔を形成し、その底面に
エッチングストップ膜を露出させた状態で硫黄原子を含
むプラズマでコンタクト孔の側壁を処理するようにした
ものである。これにより、本発明のコンタクト構造の形
成方法によれば、コンタクトホール内の絶縁膜の表面近
傍のリン濃度が低下され、その流動性が抑制されるた
め、熱処理時に、絶縁膜がリフローされてコンタクトホ
ールの中央部分がせり出す形状異常の発生を防止するこ
とができる。また、熱処理時に絶縁膜から不純物が外方
拡散するのを効果的に抑制することができる。
【図１】 （ａ）〜（ｄ）は、本発明のコンタクト構造
の形成方法の各工程を表す一実施例の断面図である。
の形成方法の各工程を表す一実施例の断面図である。
【図２】 （ｅ）〜（ｈ）は、図１（ｄ）に続く、本発
明のコンタクト構造の形成方法の各工程を表す一実施例
の断面図である。
明のコンタクト構造の形成方法の各工程を表す一実施例
の断面図である。
【図３】 本発明を適用して形成したコンタクトホール
の一実施例の断面図である。
の一実施例の断面図である。
【図４】 従来技術を適用して形成されたコンタクトホ
ールの一例の断面図である。
ールの一例の断面図である。
【図５】 （ａ）および（ｂ）は、それぞれ本発明およ
び従来技術の放電条件を表す一実施例の表である。
び従来技術の放電条件を表す一実施例の表である。
【図６】 コンタクト抵抗を表す一実施例の表である。
１０ 半導体装置
１２，４２ 半導体基板
１４ 不純物拡散層
１６ ゲート電極
１８ サイドウォール
２０ ＳｉＮ膜
２２，４６ ＢＰＳＧ膜
２２ａ，４６ａ 低リン濃度層
２４，４８ Ｐ−ＴＥＯＳ膜
２６，５０ コンタクトホール
２８ ダメージ層
３０ ＴｉＮ膜
３２ Ｔｉ膜
３４ タングステンプラグ
３６ ＴｉＮ膜
３８ ＡｌＣｕ膜
４０ メタル配線
４４ ＮＳＧ膜
フロントページの続き
Ｆターム(参考） 4M104 AA01 BB02 BB14 CC01 DD00
DD02 DD07 DD08 DD16 DD17
DD19 DD22 DD26 DD37 DD43
DD61 DD65 EE05 EE09 EE12
EE15 EE16 EE17 FF17 FF18
FF22 GG09 HH13 HH14 HH15
HH20
5F004 AA05 BA04 DA00 DA01 DA16
DA18 DA22 DA23 DA26 DB06
DB07 EA23 EB01 FA08
5F033 HH09 HH33 JJ18 JJ19 JJ33
KK01 MM05 MM13 NN06 NN07
PP06 PP15 QQ00 QQ03 QQ08
QQ09 QQ10 QQ13 QQ25 QQ31
QQ37 QQ48 QQ58 QQ65 QQ73
QQ74 QQ82 QQ92 RR04 RR06
RR15 SS04 SS12 SS13 SS15
TT02 TT08 VV06 XX00 XX01
XX02 XX03 XX09
5F140 AA00 AA10 BG08 BG12 BG52
BG53 BJ07 BJ11 BJ17 BJ20
BK27 BK30 BK37 BK38 BK39
CA02 CA03 CC01 CC03 CC07
CC08 CC12 CC19 CE07
Claims (8)
- 【請求項１】半導体装置のコンタクト構造の形成方法で
あって、 半導体基板上に堆積されたリンを含む絶縁膜の所望部分
をエッチングして、略垂直な側壁を有するコンタクト孔
を形成するとともに、その底面にエッチングストップ膜
を露出させる第１エッチング工程と、 前記底面に前記エッチングストップ膜が露出した状態で
硫黄原子を含むプラズマで前記側壁を処理する側壁処理
工程と、 前記底面に露出したエッチングストップ膜をエッチング
して前記半導体基板の表面を露出させる第２エッチング
工程とを有することを特徴とするコンタクト構造の形成
方法。 - 【請求項２】半導体装置のコンタクト構造の形成方法で
あって、 半導体基板上に堆積されたリンを含む絶縁膜の所望部分
をエッチングして、略垂直な側壁を有するコンタクト孔
を形成するとともに、その底面にエッチングストップ膜
を露出させる第１エッチング工程と、 前記底面に前記エッチングストップ膜が露出した状態で
前記側壁をプラズマで処理し、該側壁に露出した前記リ
ンを含む絶縁膜の表面のリン濃度を低下させて低リン濃
度層を形成する側壁処理工程と、 前記底面に露出したエッチングストップ膜をエッチング
して前記半導体基板の表面を露出させる第２エッチング
工程とを有することを特徴とするコンタクト構造の形成
方法。 - 【請求項３】前記側壁処理工程と前記第２エッチング工
程とを同時に行うことを特徴とする請求項１または２に
記載のコンタクト構造の形成方法。 - 【請求項４】半導体装置のコンタクト構造の形成方法で
あって、 半導体基板上に堆積されたリンを含む絶縁膜の所定部分
をエッチングして、略垂直な側壁を有するコンタクト孔
を形成する第１エッチング工程と、 硫黄原子を含む第１のプラズマで前記側壁を処理する側
壁処理工程と、 前記第１のプラズマとは異なる第２のプラズマで前記コ
ンタクト孔の底に露出した前記半導体基板の表面を清浄
化する清浄化工程とを有することを特徴とするコンタク
ト構造の形成方法。 - 【請求項５】前記第２のプラズマが硫黄原子を含むプラ
ズマであり、前記第１のプラズマとは、基板バイアスお
よび硫黄原子濃度の少なくともいずれか一方が異なるこ
とを特徴とする請求項４に記載のコンタクト構造の形成
方法。 - 【請求項６】半導体装置のコンタクト構造の形成方法で
あって、 半導体基板上に堆積されたリンを含む絶縁膜の所望部分
をエッチングして、略垂直な側壁を有するコンタクト孔
を形成する第１エッチング工程と、 第１のプラズマで前記側壁を処理し、該側壁に露出した
前記リンを含む絶縁膜の表面のリン濃度を低下させて低
リン濃度層を形成する側壁処理工程と、 第２のプラズマで前記コンタクト孔の底に露出した前記
半導体基板の表面を清浄化する清浄化工程とを有するこ
とを特徴とするコンタクト構造の形成方法。 - 【請求項７】前記第１のプラズマと前記第２のプラズマ
とが互いに異なることを特徴とする請求項６に記載のコ
ンタクト構造の形成方法。 - 【請求項８】前記第２エッチング工程もしくは前記清浄
化工程の後に、前記露出した半導体基板の表面に不純物
を導入する不純物導入工程と、該導入した不純物を活性
化させるための熱処理工程とを有し、該熱処理工程にお
いて前記コンタクト孔の略垂直な側壁を保つことを特徴
とする請求項１ないし７のいずれかに記載のコンタクト
構造の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001309872A JP2003115462A (ja) | 2001-10-05 | 2001-10-05 | コンタクト構造の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001309872A JP2003115462A (ja) | 2001-10-05 | 2001-10-05 | コンタクト構造の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003115462A true JP2003115462A (ja) | 2003-04-18 |
Family
ID=19128950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001309872A Withdrawn JP2003115462A (ja) | 2001-10-05 | 2001-10-05 | コンタクト構造の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003115462A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004349676A (ja) * | 2003-05-21 | 2004-12-09 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP2008235644A (ja) * | 2007-03-22 | 2008-10-02 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2017017358A (ja) * | 2016-10-19 | 2017-01-19 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
2001
- 2001-10-05 JP JP2001309872A patent/JP2003115462A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004349676A (ja) * | 2003-05-21 | 2004-12-09 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP4508607B2 (ja) * | 2003-05-21 | 2010-07-21 | 株式会社ハイニックスセミコンダクター | 半導体素子の製造方法 |
| JP2008235644A (ja) * | 2007-03-22 | 2008-10-02 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2017017358A (ja) * | 2016-10-19 | 2017-01-19 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6168726B1 (en) | Etching an oxidized organo-silane film | |
| US5888309A (en) | Lateral etch inhibited multiple for forming a via through a microelectronics layer susceptible to etching within a fluorine containing plasma followed by an oxygen containing plasma | |
| KR960000375B1 (ko) | 반도체장치의 제조방법 | |
| JP3259380B2 (ja) | 半導体装置の製造方法 | |
| US20050106888A1 (en) | Method of in-situ damage removal - post O2 dry process | |
| US6184119B1 (en) | Methods for reducing semiconductor contact resistance | |
| JPH09148314A (ja) | ケイ化チタンのエッチングプロセス | |
| US6468904B1 (en) | RPO process for selective CoSix formation | |
| US5254213A (en) | Method of forming contact windows | |
| JP2020520554A (ja) | 超伝導体相互接続のための予洗浄および堆積の方法 | |
| US6083815A (en) | Method of gate etching with thin gate oxide | |
| US6020111A (en) | Method of manufacturing semiconductor device with patterned lamination of Si film and metal film | |
| US6872652B2 (en) | Method of cleaning an inter-level dielectric interconnect | |
| KR100838502B1 (ko) | 반도체 장치의 제조 방법 | |
| US6860275B2 (en) | Post etching treatment process for high density oxide etcher | |
| JP3319083B2 (ja) | プラズマ処理方法 | |
| US20160020141A1 (en) | Method of forming contact openings for a transistor | |
| JP2003115462A (ja) | コンタクト構造の形成方法 | |
| US6756315B1 (en) | Method of forming contact openings | |
| JP3323190B2 (ja) | ドライエッチング方法、半導体装置の製造方法及びドライエッチング装置 | |
| US20080274607A1 (en) | Semiconductor device and fabrication process thereof | |
| US6872668B1 (en) | Multi-step tungsten etchback process to preserve barrier integrity in an integrated circuit structure | |
| JP2001250817A (ja) | ドライエッチング方法及び半導体装置の製造方法 | |
| JP3351003B2 (ja) | 半導体装置の製造方法 | |
| JP3515428B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041207 |