JP2020520554A - 超伝導体相互接続のための予洗浄および堆積の方法 - Google Patents

超伝導体相互接続のための予洗浄および堆積の方法 Download PDF

Info

Publication number
JP2020520554A
JP2020520554A JP2019559098A JP2019559098A JP2020520554A JP 2020520554 A JP2020520554 A JP 2020520554A JP 2019559098 A JP2019559098 A JP 2019559098A JP 2019559098 A JP2019559098 A JP 2019559098A JP 2020520554 A JP2020520554 A JP 2020520554A
Authority
JP
Japan
Prior art keywords
watts
superconducting
dielectric layer
deposition
chamber
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019559098A
Other languages
English (en)
Other versions
JP6921990B2 (ja
Inventor
ルー、ビビアン
エフ. カービー、クリストファー
エフ. カービー、クリストファー
ワグナー、ブライアン
レニー、マイケル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Northrop Grumman Systems Corp
Original Assignee
Northrop Grumman Systems Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Northrop Grumman Systems Corp filed Critical Northrop Grumman Systems Corp
Publication of JP2020520554A publication Critical patent/JP2020520554A/ja
Application granted granted Critical
Publication of JP6921990B2 publication Critical patent/JP6921990B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00Superconducting devices
    • H10N60/01Manufacture or treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02057Cleaning during device manufacture
    • H01L21/0206Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684Smoothing; Planarisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76891Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by using superconducting materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53285Conductive materials containing superconducting materials
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00Superconducting devices
    • H10N60/01Manufacture or treatment
    • H10N60/0156Manufacture or treatment of devices comprising Nb or an alloy of Nb with one or more of the elements of group IVB, e.g. titanium, zirconium or hafnium
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00Superconducting devices
    • H10N60/80Constructional details
    • H10N60/85Superconducting active materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Superconductor Devices And Manufacturing Methods Thereof (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Superconductors And Manufacturing Methods Therefor (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

超伝導体相互接続構造を形成する方法が提供される。方法は、基板の上に誘電体層を形成するステップと、誘電体層に相互接続開口部を形成するステップと、基板を堆積チャンバに移動するステップとを含む。方法はさらに、堆積チャンバ内にある間に、誘電体層の上面および相互接続開口部に洗浄プロセスを実行するステップと、堆積チャンバ内にある間に、相互接続開口部に超伝導金属を堆積して超伝導体相互接続構造内に超伝導要素を形成するステップとを含む。

Description

本発明は、一般に超伝導体に関し、より詳細には、超伝導体相互接続のための予洗浄および堆積の方法に関する。
超伝導回路は、通信信号の完全性または計算能力が必要とされる国家安全保障のアプリケーションに著しい向上をもたらすことが期待される量子コンピューティングおよび暗号化アプリケーション用に提案されている主要技術の1つである。超伝導回路は、100ケルビン(−173.15°)未満の温度で動作する。超伝導デバイスの製造に関する取り組みは、ほとんどが大学または政府の研究室に限られており、超伝導デバイスの大量生産に関してはほとんど発表されていない。従って、これらの実験室で超伝導デバイスを製造するために使用される多くの方法は、迅速で一貫した製造が不可能なプロセスまたは装置を利用している。最近、従来の半導体プロセスで利用されているものと同様の技術を利用した超伝導回路の大量生産への動向がある。
既知の半導体プロセス1つには、集積回路の異なる層に亘ってデバイスを相互に結合するためのマルチレベル相互接続スタック内へのコンタクトおよび導電線の形成がある。導電性コンタクトおよび導電線の形成のためのそのような製造プロセスの1つは、デュアルダマシンプロセスとして知られている。この技術は、超伝導回路の形成において最近試行されている。デュアルダマシン超伝導回路の製造中に、ビア/トレンチ構造がパターン形成され、エッチングされ、金属(ニオブ、タンタル、アルミニウムなど)で充填され、続いて化学機械研磨(chemical mechanical polishing(CMP))プロセスを使用して研磨される。続いて、次の層の誘電体が堆積され、シーケンスが再び開始され、マルチレベルの相互接続スタックが構築される。次の誘電体層を堆積する前に酸素に晒されると、導電性コンタクトおよび導電線が酸化し、性能が低下する可能性がある。
一例では、超伝導体相互接続構造を形成する方法が提供される。方法は、基板の上に誘電体層を形成するステップと、誘電体層に相互接続開口部を形成するステップと、基板を堆積チャンバに移動するステップとを含む。方法はさらに、堆積チャンバ内にある間に、誘電体層の上面および相互接続開口部に洗浄プロセスを実行するステップと、堆積チャンバ内にある間に、相互接続開口部に超伝導金属を堆積して超伝導体相互接続構造内に超伝導要素を形成するステップとを含む。
別の例では、超伝導体デュアルダマシン構造を形成する方法が提供される。方法は、基板の上に第1の誘電体層を形成するステップと、第1の誘電体層に第1の超伝導要素を形成するステップと、第1の誘電体層および第1の超伝導要素の上に第2の誘電体層を形成するステップと、第1の誘電体層の第1の超伝導要素にまで延在し、かつ第1の超伝導要素を露出させるコンタクト開口部を第2の誘電体層にエッチングするステップと、第2の誘電体層にコンタクト開口部の上にある導電線開口部をエッチングしてデュアルダマシン開口部を形成するステップとを含む。方法は、構造を堆積チャンバに移動させるステップと、堆積チャンバ内にある間に、第2の誘電体層の上面およびデュアルダマシン開口部内の洗浄プロセスを実行するステップと、堆積チャンバ内にある間に、デュアルダマシン開口部内に超伝導金属を堆積して、コンタクトと、コンタクトの上にあり、かつコンタクトと結合された第2の導電線とからなるデュアルダマシン構造を形成して、コンタクトが第2の誘電体層を介して第1の導電線を第2の導電線に接続するようにするステップとをも含む。
さらに別の例において、超伝導体相互接続構造を形成する方法が提供される。方法は、基板の上に誘電体層を形成するステップと、誘電体層に相互接続開口部を形成するステップと、物理蒸着(physical vapor deposition(PVD))チャンバの温度制御チャック上に基板を移動するステップとを含む。堆積チャンバは、PVDの上部に配置された超伝導ニオブターゲット材料のスラブを有している。方法は、堆積チャンバにアルゴン(AR)を注入するステップと、PVDチャンバを誘導結合プラズマ(ICP: Inductively Coupled Plasma)モードに設定して、誘電体層の上面および相互接続開口にアルゴンスパッタエッチングを行うステップと、PVDチャンバを自己イオン化プラズマ(SIP: Self Ionized Plasma)モードに設定して、超伝導ニオブターゲット材料のスラブから相互接続開口部に超伝導ニオブを堆積させて、誘電体層に超伝導要素を形成するステップとをも含む。
超伝導体相互接続構造の断面図である。 パターン化されたフォトレジスト材料層を有し、エッチングチャンバ内でエッチングプロセスが施されている超伝導体構造の一例の概略断面図である。 エッチングプロセス後およびフォトレジスト材料層が剥離された後の図2の構造の概略断面図である。 堆積チャンバに移動された後、堆積チャンバ内で予洗浄プロセスが施されている図3の構造の概略断面図である。 堆積チャンバにおいて超伝導体ライナーの堆積が施された後の図4の構造の概略断面図である。 コンタクト材料が充填されて堆積チャンバ内にいくつかの後続の中間超伝導材料層を堆積した後の図5の構造の概略断面図である。 コンタクト材料が充填されて堆積チャンバ内にいくつかの最終的な中間超伝導材料層を堆積した後の図6の構造の概略断面図である。 化学機械研磨処理後の図7の構造の概略断面図である。 図9は、超伝導体構造の表面上へのアルゴンイオンの照射を示す、予洗浄プロセス中の堆積チャンバの拡大断面図であり、図10は、超伝導体構造の表面へのアルゴンイオンの照射を示す、ビアおよびトレンチ開口部の拡大断面図である。 図11は、超伝導体構造の表面上へのニオブイオンの堆積を示す、堆積プロセス中の堆積チャンバの拡大断面図であり、図12は、超伝導体構造の表面上へのニオブイオンの堆積を示す堆積プロセスを示す、ビアおよびトレンチ開口部の拡大断面図である。 単一チャンバの予洗浄/堆積プロセスと複数チャンバの予洗浄/堆積プロセスを比較した酸素濃度(atoms/cc)対深さ(nm)のSIMSグラフを示す図である。
本開示は、超伝導体構造のシリコン(Si)、誘電体、または金属表面から汚染物質をスパッタエッチングすることによって予洗浄し、単一の堆積チャンバ内で超伝導金属を堆積するシステムおよび方法を説明する。このプロセスは、超伝導金属の金属堆積前に表面酸化物を除去することに関して特に重要である。これらの表面酸化物の除去は、超伝導エレクトロニクス製造プロセスにおいて、後続の処理中に超伝導メタライゼーション(例えば、ニオブ)に拡散し、かつ相互接続臨界電流(Ic)性能を低下させる可能性のある界面からの酸素源を除去すること、これらの構造の歩留まり、均一性、再現性を低下させる意図しない酸化物層をジョセフソン接合メタライゼーションの堆積中に除去すること、および超伝導回路要素の実効損失正接を低減する、誘電体材料と超伝導トレースとの間の高損失界面酸化物を除去することの改善をサポートする。
一例では、物理蒸着(PVD)プラットフォームを含むシステムが提供され、PVDプラットフォームは、単一のPVDチャンバ内において独立した予洗浄プロセスと金属堆積プロセスとの両方をサポートするように構成される。本開示のシステムおよび方法の意図は、単一チャンバ内で表面酸化物/汚染物質をスパッタエッチングする能力および堆積メタライゼーションを確立することにより、意図しない酸化物を除去することである。この技術は、例えば、クラスターツールで使用される移送チャンバ/バッファチャンバ内で、金属堆積の前にクリーンなウェハ表面を酸化環境に晒すことを回避する。
一例において、堆積チャンバは、酸化物表面層を除去するためのICP(誘導結合プラズマ)モード、および超伝導金属を堆積するためのSIP(自己イオン化プラズマ)モードで動作する能力を提供するように構成される。蒸着チャンバは、堆積速度、イオン化速度、イオン化金属原子の角度分布が調整可能なコイルのみならず、金属ターゲットからのスパッタリングによる高度に調整可能なカバレッジを可能にする。また、ウェハの温度を制御するために、熱伝導を使用してウェハとの間で熱を伝達する静電チャック(ESC: electrostatic chuck)により、再現性のある結果および膜特性のより厳格な仕様が提供される。
例えば、ジョセフソン接合のメタライゼーションの形成では、堆積チャンバのエッチングプロセスにより、接合スタックを構成する金属層間の界面における意図しない界面酸化物が確実に除去される。これにより、接合の歩留まり、均一性、Jcターゲティングが改善される。さらに、これにより、これらのデバイスのI−V特性が改善される可能性がある。このタイプのエッチングプロセスを使用した界面酸化物の除去は、SIMSを使用して接合金属スタック内の酸素濃度を定量化することで検証される。例えば、誘電体トレンチ内の低損失伝送線の形成では、堆積チャンバのエッチングプロセスにより、誘電体層と金属層との間の界面における意図しない界面酸化物が確実に除去される。これにより、伝送線の実効損失正接(effective loss tangent)が約3倍減少することが実証される。
特定のクラスタープラットフォームは、移送チャンバおよびバッファチャンバ内で10−7〜10−8Torrの真空圧をサポートするように設計されている。バッファチャンバおよび移送チャンバ内でこれらの低圧を維持する目的は、ウェハが後続の処理のためにシステム内を移動する際の予洗浄プロセス後のウェハ表面の酸化物成長を回避するためである。しかしながら、SIMSデータは、ウェハがチャンバ間を移動するとき、移送チャンバまたはバッファチャンバへの露出中にウェハの表面に薄い酸化物層が成長する可能性があることを立証している。
SIMSデータは、これらの膜の堆積の間にウェハが移送チャンバ環境に2分間の間晒されたときに、ニオブ金属層間の界面に酸素(O)、炭素(C)、およびフッ素(F)のかなりの濃度があることを示している。さらに、SIMSデータは、予洗浄チャンバにより処理された基板(シリコン)と、バッファおよび移送チャンバの両方の環境にウェハを晒した後に発生する後続のニオブまたはアルミニウム堆積との間の界面において、同様に高濃度の酸素(O)、炭素(C)、およびフッ素(F)を示す。
クラスタープラットフォームのバッファチャンバおよび移送チャンバで発生する汚染レベルは、このツールを使用して製造された超伝導電子デバイスの性能に大きな影響を与える。特に、残留界面汚染物質(酸素)は、後続の処理中に超伝導メタライゼーション(ニオブ)に拡散し、相互接続の臨界電流(Ic)性能を低下させる可能性がある。ジョセフソン接合メタライゼーションの堆積中の意図しない酸化物層は、これらの構造の歩留まり、均一性、および再現性を低下させる。誘電体材料と超伝導トレースとの間の高損失の界面酸化物は、超伝導回路要素の実効損失正接を低減する。
本開示の一例によれば、Arスパッタエッチングおよび金属堆積プロセスは、スパッタ洗浄プロセス後の移送チャンバおよび/またはバッファチャンバ環境への基板の露出を回避する単一チャンバに組み込まれる。この単一チャンバエッチング/堆積プロセスシーケンスは、ウェハがチャンバからチャンバに移送される際の一般的なプロセスシーケンスで発生する表面汚染物質(酸素(O)、炭素(C)、フッ素(F))の蓄積を回避する。さらに、チャンバにはESCチャックを装備することができ、このESCチャックは、スパッタエッチングプロセス中にウェハ温度を制御するためのチャックを有していない標準の予洗浄チャンバと比較して、基板温度の制御を改善する。
堆積プロセスチャンバは、バッファチャンバおよび移送チャンバと同様の真空圧(約10−8Torr)に維持することができることに留意されたい。しかしながら、チャンバの内側を覆い、かつ酸素(O)、炭素(C)、およびフッ素(F)のゲッターとして機能する金属のコーティングにより、これらの物質が界面において、または堆積膜において蓄積するのを防止して、プロセスチャンバ内の汚染物質レベルが大幅に低下する可能性が高い。この金属側壁コーティングは、堆積の都度、補充され、常に汚染物質を捕捉するための新鮮な表面を提供する。対照的に、バッファチャンバおよび移送チャンバは、ウェハを処理する前に新たな金属でコーティングすることはできない。
さらに、堆積チャンバには、チャンバがアイドル状態にあるときに、チャンバおよびターゲットを高温に維持するベークアウトランプを装備することができる。この高温により、チャンバ内の水分レベルが低下する(酸素汚染源)。対照的に、移送チャンバおよびバッファチャンバには加熱ランプが装備されておらず、このため、これらのチャンバは湿気の蓄積の影響を受けやすくなる。
図1は、超伝導体相互接続構造10の断面図を示す。超伝導体相互接続構造10は、基板12の上にある第1の誘電体層14と、第1の誘電体層14の上にある第2の誘電体層18とを含む。基板12は、シリコン、ガラス、または他の基板材料から形成することができる。第1および第2の誘電体層14および18の両方は、超伝導デバイスの形成に通常利用される低温(例えば、摂氏160度以下)で使用することができる低温誘電体材料から形成することができる。第1の誘電体層14には第1の導電線16が埋め込まれている。第1の導電性コンタクト20は、第1の端部において第1の導電線16から第2の誘電体層18内の第2の導電線24にまで延在し、第2の導電性コンタクト22は、第2の端部において第1の導電線16から第2の誘電体層18内の第3の導電線26にまで延在する。コンタクトおよび導電線の各々は、ニオブなどの超伝導材料で形成されている。本明細書に記載の洗浄プロセスは、導電性コンタクト20および22、ならびに導電線24および26を同じ蒸着チャンバ内で堆積する前に、第1の導電線16の上面に対して実行されて、第1の導電線16の上面上に形成される酸化物を軽減する。
次に、図2〜図12を参照して、図1の超伝導デバイスにおける相互接続の形成に関連して製造について説明する。本実施形態は、絶縁誘電体中に超伝導金属のシングルまたはデュアルダマシン層を形成することから開始されるプロセスフローに関して説明されることを理解されたい。本実施形態は、下部導電線を形成するための誘電体薄膜内にエッチングされたシングルダマシントレンチと、それに続く上部導電線を形成するためのデュアルダマシンプロセスに関して説明される。
図2は、製造の初期段階における超伝導体構造50の断面図を示している。超伝導体構造50は、1つまたは複数の誘電体層にビアおよびトレンチを形成するためのエッチングチャンバ100内に存在する。超伝導体構造50は、下層基板52の上にある第1の誘電体層54を含む。下層基板52は、例えば、第1の誘電体層およびそれに続く上層を機械的に支持するシリコンまたはガラスウェハとすることができる。第2の誘電体層58は、第1の誘電体層54の上に形成される。相互接続層を提供するのに適した厚さにするための低圧化学気相成長法(LPCVD)、プラズマ化学気相成長法(PECVD)、高密度プラズマ化学気相成長法(HDPCVD)、スパッタリングまたはスピンオン技術などの、第1および第2の誘電体層を形成するための任意の適切な技術が使用され得る。導電線56は、第1の誘電体層54内に存在し、かつ第1の誘電体層54の上面と同一平面である上面を有する。導電線56は、シングルダマシンプロセスで形成することができ、次の誘電体層の堆積の前に洗浄プロセスを受ける。
第2の誘電体層58は第1の誘電体層54の上にあり、かつ第2の誘電体層58の上面から第1の誘電体層54内にある導電線56の上面まで延在する一対のビア60を含む。一対のビア60は、デュアルダマシンプロセスの第1の部分において形成することができる。図2は、デュアルダマシンプロセスの第2の部分の形成の開始を示している。図2に示されるように、フォトレジスト材料層62が構造を覆うように塗布され、次に、パターニングされ現像されて、トレンチパターンに従ってフォトレジスト材料層62にトレンチ開口部64が露出される。フォトレジスト材料層62は、フォトレジスト材料層62をパターンニングするのに使用される放射線の波長に対応して変化する厚さを有することができる。フォトレジスト材料層62は、スピンコーティングまたはスピンキャスティング堆積技術によって第2の誘電体層58上に形成され、(例えば、深紫外線(DUV)照射によって)選択的に照射され、現像されてトレンチ開口部64が形成される。
図2は、フォトレジスト材料層62内のトレンチパターンに基づいて第2の誘電体層58に拡張トレンチ開口部66(図3)を形成するために第2の誘電体層58上でエッチング200(例えば、異方性反応性イオンエッチング(RIE))を行うことも示している。エッチングステップ200はドライエッチングであり、かつ下層の導電線56および上層のフォトレジスト材料層62よりも速い速度で下層の第2の誘電体層58を選択的にエッチングするエッチング剤を使用することができる。例えば、第2の誘電体層58は、平行平板RIE装置、または代替的に電子サイクロトロン共鳴(ECR)プラズマリアクタなどの市販のエッチャー内で、プラズマガス(複数種可)、ここではフッ素イオンを含有する四フッ化炭素(CF)で異方性エッチングして、フォトレジスト材料層62上にマスクパターンを複製して、拡張トレンチ開口部66を作成する。その後、フォトレジスト材料層62を剥離して(例えば、Oプラズマ中でアッシングして)、図3に示す構造を得る。
次に、図3の構造は、図4に示されるように、エッチングチャンバ100から堆積チャンバ110に移動される。堆積チャンバ110は、例えば、クラスターツール上の物理気相堆積チャンバとすることができる。いくつかの上記の実施形態では、エッチングされた構造は、堆積前の処理中に超伝導金属から酸化物を除去するために、予洗浄チャンバに入れられる。次に、構造は、例えば、クラスターツール内の1つまたは複数の移送チャンバ/バッファチャンバを介してエッチングチャンバから堆積チャンバに移送される。しかしながら、1つまたは複数の移送チャンバ/バッファチャンバを介した構造の移送中に、酸化物が依然として超伝導金属上に蓄積し、酸化された超伝導金属の劣化挙動が生じる。
本開示の一例では、エッチングされた構造は、第1のモード中に堆積チャンバ内で予洗浄され、その後、第2のモード中に堆積プロセスの処理が行われる。このようにして、構造は、堆積チャンバへの構造の移送中に、第2の誘電体層58の開口部を介して露出される下層の第1の導電線56が酸化されることはない。さらに、第2の誘電体層58の表面上の酸化物も全てエッチング除去される。
図4に示すように、金属酸化物層68は、ビア60内の第1の超伝導線の表面上に形成されている。この金属酸化物層68は、第1の導電線56の超伝導特性に悪影響を及ぼす。従って、堆積チャンバ110内のスパッタエッチングにより、超伝導線56の表面上に結果的に生じた酸化物を除去するために洗浄プロセスが実行される。金属堆積の直前に堆積チャンバ内での予洗浄を実施するために、堆積チャンバは、金属酸化物層68、および第2の誘電体層58上に形成される他の酸化物を除去するためのICP(誘導結合プラズマ(Inductively-Coupled Plasma))モードで動作するように構成される。
図9に示すように、堆積チャンバの手順は、エッチングモードでプロセスを開始して、金属酸化物層68を含むウェハの表面に残された自然酸化物または不純物を除去する。堆積は、チャンバ110の上面に配置されたニオブ(Nb)などのターゲット材料のスラブと、温度制御されたチャック上に配置されたウェハによりセットアップされる。堆積チャンバ110をスパッタエッチングモードで動作させるために、以下の設定を適用することができる。(1)ターゲット材料に印加されるDC電力は、ウェハへの堆積を最小限に抑えるために可能な限り低く設定される(例えば、約500ワットから約1000ワット)。(2)ウェハに印加するACバイアスは、基板上の露出した材料にエネルギーイオンを衝突させて不要な材料を永久に除去するのに十分な高さに設定される(例えば、約100ワットから約500ワット)。(3)RFコイルは、アルゴン(Ar)のイオン化を増加して、エッチング速度を増加させて、Nbの堆積速度を超えるに十分な高さに設定される(例えば、約1000ワットから約2400ワット)。図10は、ビアとトレンチ開口部の拡大図を示し、かつ開口部の表面へのアルゴンイオンの照射と、開口部および下層(不図示)の表面から酸素、炭素、フッ素の汚染物質を除去する方法とを示している。
スパッタエッチングプロセスに続いて、エッチングチャンバ110は堆積モードに入り、図5に示すように、第2の誘電体層58の上面のみならず、第1の導電線56、ビア60の壁およびトレンチ開口部66上に超伝導材料の層またはライナー70を堆積することにより、金属堆積プロセスを開始する。続いて、いくつかの後続の中間超伝導材料層72が超伝導ライナー70上に堆積されて、図6に示される、結果として生じる構造が提供される。さらに、多数の後続の最終超伝導層74が中間超伝導材料層72上に堆積されて、図7の結果として生じる構造が形成される。コンタクト材料充填物の堆積に続いて、超伝導材料74は研磨プラテン120内に配置され、かつ化学機械研磨(CMP)により誘電体層58の表面レベルまで研磨されて、金属相互接続の一部を形成する第1のコンタクト76、第2の導電線78、第2のコンタクト80、および第3の導電性コンタクト82を形成して、図8の結果として生じる構造が提供される。
図11に示されるように、堆積チャンバ110は、図5〜図7に示される堆積方法のための堆積モードにおいて以下の設定を利用する。(1)ターゲットに印加されるDC電力は、ターゲット材料からウェハ表面にスパッタリングするのに十分な高さにする必要がある(例えば、約15000ワットから約20000ワット)。(2)ウェハに印加されるACバイアスは、過度な再スパッタリングを生じさせることなく、良好な底部カバレッジのためのイオン化された金属フラックスに対するライナーの方向性(directionality)を提供するのに十分に低くする必要がある(例えば、0ワットから約100ワット)。(3)RFコイルおよびDCコイルには、プロセスの要求に応じてオフまたはオンにしておくことができるオプションの設定がある。図12は、図8のCMPプロセスの前に、ビアおよびトレンチを充填し、かつ上層の第2の誘電体層を覆う超伝導ニオブ材料層の堆積を生じさせるニオブイオンで充填されているビアおよびトレンチ開口部の拡大図を示している。
図13は、単一チャンバの予洗浄/堆積プロセスと複数チャンバの予洗浄/堆積プロセスとを比較した酸素濃度(atoms/cc)対深さ(nm)のSIMSグラフ300を示している。SIMS300のデータは、複数チャンバの予洗浄/堆積プロセスを使用する場合、基板(シリコン)−金属(ニオブ)界面(約225nmにおいてピーク312を有するトレース310)および金属(ニオブ)−金属(ニオブ)界面(約50nmにおけるピーク314)にかなりの濃度の酸素が存在する。対照的に、本開示に記載されている単一チャンバの予洗浄/堆積プロセスを実施することにより、基板(シリコン)−金属(ニオブ)界面および金属(ニオブ)−金属(ニオブ)界面(トレース320)の両方において酸素が除去される。
SIMSデータは、本開示で説明した方法を使用することにより、誘電体材料と超伝導トレースとの間の高損失界面酸化物が除去されて、超伝導回路要素の実効損失正接が低減され、かつ本開示で記載した単一チャンバの予洗浄/堆積プロセスを実施することにより、伝送線の実効損失正接が3倍減少することが実証されることを示す。
上述の記載内容は本発明の例である。当然のことながら、本発明を説明する目的で構成要素または方法の考えられるすべての組み合わせを説明することは不可能であるが、当業者は本発明の多くのさらなる組み合わせおよび置換が可能であることを認識するであろう。したがって、本発明は、添付の特許請求の範囲を含む本出願の範囲内に含まれるすべての変更、修正、および変形を包含することを意図している。
上述の記載内容は本発明の例である。当然のことながら、本発明を説明する目的で構成要素または方法の考えられるすべての組み合わせを説明することは不可能であるが、当業者は本発明の多くのさらなる組み合わせおよび置換が可能であることを認識するであろう。したがって、本発明は、添付の特許請求の範囲を含む本出願の範囲内に含まれるすべての変更、修正、および変形を包含することを意図している。
以下に、上記実施形態から把握できる技術思想を付記として記載する。
[付記1]
超伝導体デュアルダマシン構造を形成する方法であって、
基板の上に第1の誘電体層を形成するステップと、
前記第1の誘電体層に第1の超伝導要素を形成するステップと、
前記第1の誘電体層および前記第1の超伝導要素上に第2の誘電体層を形成するステップと、
前記第1の誘電体層の前記第1の超伝導要素まで延在し、かつ露出するコンタクト開口部を前記第2の誘電体層にエッチングするステップと、
前記コンタクト開口部の上にある導電線開口部を前記第2の誘電体層にエッチングして、デュアルダマシン開口部を形成するステップと、
構造を堆積チャンバに移動するステップと、
前記堆積チャンバ内にある間に、前記第2の誘電体層の上面および前記デュアルダマシン開口部内に対して洗浄プロセスを実行するステップと、
前記堆積チャンバ内にある間に、前記デュアルダマシン開口部に超伝導金属を堆積して、コンタクトと、前記コンタクトの上にあり、かつ前記コンタクトに結合された第2の導電線からなるデュアルダマシン構造を形成して、前記コンタクトが前記第2の誘電体層を介して第1の導電線を第2の導電線に接続するようにするステップとを含み、
前記堆積チャンバは、前記洗浄プロセス中に誘導結合プラズマ(ICP)モードで構成され、前記超伝導金属の堆積中に自己イオン化プラズマ(SIP)モードで構成される物理蒸着(PVD)チャンバであり、
洗浄プロセスが、
前記堆積チャンバにアルゴン(AR)を注入するステップと、
超伝導ターゲット材料のスラブに印加されるDC電力を、前記超伝導ターゲット材料の堆積を最小限に抑えるために、約500ワットから約1000ワットに設定するステップと、
ウェハに印加されるAC電力を約100ワットから約500ワットに設定するステップと、
アルゴン(AR)のイオン化と、前記第2の誘電体層および前記デュアルダマシン開口部の酸化物のエッチング速度とを増加させて、超伝導ターゲット材料の堆積速度を超えるようにRFコイルを約1000ワットから約2400ワットに設定するステップとを含む、方法。
[付記2]
超伝導金属プロセスの堆積が、
超伝導ターゲット材料のスラブに印加されるDC電力を、デュアルダマシン開口部にターゲット材料をスパッタするのに十分高い、約15000ワットから約20000ワットに設定するステップと、
ウェハに印加されるACバイアスを、イオン化された金属フラックスに対するライナーの方向性を提供するのに十分に低い、約0ワットから約100ワットに設定するステップとを含む、付記1に記載の方法。
[付記3]
超伝導体相互接続構造を形成する方法であって、
基板の上に誘電体層を形成するステップと、
前記誘電体層に相互接続開口部を形成するステップと、
前記基板を物理蒸着(PVD)チャンバの温度制御チャックに移動するステップと、前記PVDチャンバは、PVDの上部に配置された超伝導ニオブターゲット材料のスラブを含み、
堆積チャンバにアルゴン(AR)を注入するステップと、
前記PVDチャンバを誘導結合プラズマ(ICP)モードに設定して、前記誘電体層の上面と前記相互接続開口部にアルゴンスパッタエッチングを生じさせるステップと、
前記PVDチャンバを自己イオン化プラズマ(SIP)モードに設定して、前記超伝導ニオブターゲット材料のスラブから前記相互接続開口部に超伝導ニオブを堆積して、前記誘電体層に超伝導要素を形成するステップとを含む方法。
[付記4]
前記PVDチャンバをICPモードに設定することは、
超伝導ターゲット材料のスラブに印加されるDC電力を、前記超伝導ターゲット材料の堆積を最小限に抑えるために、約500ワットから約1000ワットに設定するステップと、
前記基板に印加されるAC電力を約100ワットから約500ワットに設定するステップと、
アルゴン(AR)のイオン化を増加して、前記誘電体層および前記相互接続開口部の酸化物のエッチング速度を増加させて、前記超伝導ターゲット材料の堆積速度を超えるようにRFコイルを約1000ワットから約2400ワットに設定するステップとを含む、付記3に記載の方法。
[付記5]
前記PVDチャンバをSIPモードに設定することは、
超伝導ターゲット材料のスラブに印加されるDC電力を、前記相互接続開口部にターゲット材料をスパッタするのに十分高い、約15000ワットから約20000ワットに設定するステップと、
ウェハに印加されるACバイアスを、イオン化された金属フラックスに対するライナーの方向性を提供するのに十分に低い、約0ワットから約100ワットに設定するステップとを含む、付記3に記載の方法。

Claims (20)

  1. 超伝導体相互接続構造を形成する方法であって、
    基板の上に誘電体層を形成するステップと、
    前記誘電体層に相互接続開口部を形成するステップと、
    前記基板を堆積チャンバに移動するステップと、
    前記堆積チャンバ内にある間に、前記誘電体層の上面および前記相互接続開口部内で洗浄プロセスを実行するステップと、
    前記堆積チャンバ内にある間に、前記相互接続開口部内に超伝導金属を堆積させて、超伝導体相互接続構造に超伝導要素を形成するステップとを含む方法。
  2. 前記洗浄プロセスは、スパッタエッチングプロセスである、請求項1に記載の方法。
  3. 前記洗浄プロセスは、アルゴンスパッタエッチングプロセスである、請求項2に記載の方法。
  4. 超伝導体相互接続要素は、前記堆積チャンバ内のターゲットスラブ材料として存在するニオブから形成される、請求項1に記載の方法。
  5. 化学機械研磨(CMP)を実行して、超伝導体相互接続要素の上面を第1の誘電体層の上面と整合させるステップをさらに含む、請求項1に記載の方法。
  6. 前記堆積チャンバは、洗浄プロセス中に誘導結合プラズマ(ICP)モードで構成され、かつ超伝導金属の堆積中に自己イオン化プラズマ(SIP)モードで構成される物理蒸着(PVD)チャンバである、請求項1に記載の方法。
  7. 超伝導体相互接続構造は、前記洗浄プロセスの実行中および超伝導金属の堆積中に温度制御チャック上にあるウェハの一部である、請求項1に記載の方法。
  8. 前記洗浄プロセスが、
    前記堆積チャンバにアルゴン(AR)を注入するステップと、
    超伝導ターゲット材料のスラブに印加されるDC電力を、前記超伝導ターゲット材料の堆積を最小限に抑えるために、約500ワットから約1000ワットに設定するステップと、
    ウェハに印加されるAC電力を約100ワットから約500ワットに設定するステップと、
    アルゴン(AR)のイオン化を増加して、相互接続開口部にある酸化物のエッチング速度を増加させて、超伝導ターゲット材料の堆積速度を超えるようにRFコイルを約1000ワットから約2400ワットに設定するステップとを含む、請求項7に記載の方法。
  9. 超伝導金属を堆積するプロセスが、
    超伝導ターゲット材料のスラブに印加されるDC電力を、誘電体層および相互接続開口部にターゲット材料をスパッタするのに十分に高い、約15000ワットから約20000ワットに設定するステップと、
    ウェハに印加されるACバイアスを、イオン化された金属に対するライナーの方向性を提供するのに十分に低い、約0ワットから約100ワットに設定するステップとを含む、請求項7に記載の方法。
  10. 前記誘電体層は、第1の導電線を有する第1の誘電体層の上にある第2の誘電体層であり、前記相互接続開口部はデュアルダマシン構造であり、超伝導体相互接続要素は、第2の導電線と、前記第2の誘電体層を介して前記第1の導電線を前記第2の導電線に接続するコンタクトとの両方である、請求項1に記載の方法。
  11. 超伝導体デュアルダマシン構造を形成する方法であって、
    基板の上に第1の誘電体層を形成するステップと、
    前記第1の誘電体層に第1の超伝導要素を形成するステップと、
    前記第1の誘電体層および前記第1の超伝導要素上に第2の誘電体層を形成するステップと、
    前記第1の誘電体層の前記第1の超伝導要素まで延在し、かつ露出するコンタクト開口部を前記第2の誘電体層にエッチングするステップと、
    前記コンタクト開口部の上にある導電線開口部を前記第2の誘電体層にエッチングして、デュアルダマシン開口部を形成するステップと、
    構造を堆積チャンバに移動するステップと、
    前記堆積チャンバ内にある間に、前記第2の誘電体層の上面および前記デュアルダマシン開口部内に対して洗浄プロセスを実行するステップと、
    前記堆積チャンバ内にある間に、前記デュアルダマシン開口部に超伝導金属を堆積して、コンタクトと、前記コンタクトの上にあり、かつ前記コンタクトに結合された第2の導電線からなるデュアルダマシン構造を形成して、前記コンタクトが前記第2の誘電体層を介して第1の導電線を第2の導電線に接続するようにするステップとを含む方法。
  12. 前記デュアルダマシン構造は、前記堆積チャンバに結合されたターゲットスラブ材料として存在するニオブから形成される、請求項11に記載の方法。
  13. 化学機械研磨(CMP)を実行して、前記第2の導電線の上面を前記第2の誘電体層の上面と整合させるステップをさらに含む、請求項11に記載の方法。
  14. 前記堆積チャンバは、前記洗浄プロセス中に誘導結合プラズマ(ICP)モードで構成され、前記超伝導金属の堆積中に自己イオン化プラズマ(SIP)モードで構成される物理蒸着(PVD)チャンバである、請求項11に記載の方法。
  15. 超伝導体相互接続構造は、前記堆積チャンバ内にある間に温度制御チャック上にあるウェハの一部である、請求項11に記載の方法。
  16. 洗浄プロセスが、
    前記堆積チャンバにアルゴン(AR)を注入するステップと、
    超伝導ターゲット材料のスラブに印加されるDC電力を、前記超伝導ターゲット材料の堆積を最小限に抑えるために、約500ワットから約1000ワットに設定するステップと、
    ウェハに印加されるAC電力を約100ワットから約500ワットに設定するステップと、
    アルゴン(AR)のイオン化と、前記第2の誘電体層および前記デュアルダマシン開口部の酸化物のエッチング速度とを増加させて、超伝導ターゲット材料の堆積速度を超えるようにRFコイルを約1000ワットから約2400ワットに設定するステップとを含む、請求項15に記載の方法。
  17. 超伝導金属プロセスの堆積が、
    超伝導ターゲット材料のスラブに印加されるDC電力を、デュアルダマシン開口部にターゲット材料をスパッタするのに十分高い、約15000ワットから約20000ワットに設定するステップと、
    ウェハに印加されるACバイアスを、イオン化された金属フラックスに対するライナーの方向性を提供するのに十分に低い、約0ワットから約100ワットに設定するステップとを含む、請求項16に記載の方法。
  18. 超伝導体相互接続構造を形成する方法であって、
    基板の上に誘電体層を形成するステップと、
    前記誘電体層に相互接続開口部を形成するステップと、
    前記基板を物理蒸着(PVD)チャンバの温度制御チャックに移動するステップと、前記PVDチャンバは、PVDの上部に配置された超伝導ニオブターゲット材料のスラブを含み、
    堆積チャンバにアルゴン(AR)を注入するステップと、
    前記PVDチャンバを誘導結合プラズマ(ICP)モードに設定して、前記誘電体層の上面と前記相互接続開口部にアルゴンスパッタエッチングを生じさせるステップと、
    前記PVDチャンバを自己イオン化プラズマ(SIP)モードに設定して、前記超伝導ニオブターゲット材料のスラブから前記相互接続開口部に超伝導ニオブを堆積して、前記誘電体層に超伝導要素を形成するステップとを含む方法。
  19. 前記PVDチャンバをICPモードに設定することは、
    超伝導ターゲット材料のスラブに印加されるDC電力を、前記超伝導ターゲット材料の堆積を最小限に抑えるために、約500ワットから約1000ワットに設定するステップと、
    前記基板に印加されるAC電力を約100ワットから約500ワットに設定するステップと、
    アルゴン(AR)のイオン化を増加して、前記誘電体層および前記相互接続開口部の酸化物のエッチング速度を増加させて、前記超伝導ターゲット材料の堆積速度を超えるようにRFコイルを約1000ワットから約2400ワットに設定するステップとを含む、請求項18に記載の方法。
  20. 前記PVDチャンバをSIPモードに設定することは、
    超伝導ターゲット材料のスラブに印加されるDC電力を、前記相互接続開口部にターゲット材料をスパッタするのに十分高い、約15000ワットから約20000ワットに設定するステップと、
    ウェハに印加されるACバイアスを、イオン化された金属フラックスに対するライナーの方向性を提供するのに十分に低い、約0ワットから約100ワットに設定するステップとを含む、請求項18に記載の方法。
JP2019559098A 2017-05-17 2018-05-04 超伝導体相互接続のための予洗浄および堆積の方法 Active JP6921990B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/597,565 2017-05-17
US15/597,565 US10276504B2 (en) 2017-05-17 2017-05-17 Preclean and deposition methodology for superconductor interconnects
PCT/US2018/031139 WO2018213024A1 (en) 2017-05-17 2018-05-04 Preclean and deposition methodology for superconductor interconnects

Publications (2)

Publication Number Publication Date
JP2020520554A true JP2020520554A (ja) 2020-07-09
JP6921990B2 JP6921990B2 (ja) 2021-08-18

Family

ID=62555160

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019559098A Active JP6921990B2 (ja) 2017-05-17 2018-05-04 超伝導体相互接続のための予洗浄および堆積の方法

Country Status (7)

Country Link
US (1) US10276504B2 (ja)
EP (1) EP3625834B1 (ja)
JP (1) JP6921990B2 (ja)
KR (2) KR20200010336A (ja)
AU (1) AU2018270769B2 (ja)
CA (1) CA3061737C (ja)
WO (1) WO2018213024A1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9768371B2 (en) 2012-03-08 2017-09-19 D-Wave Systems Inc. Systems and methods for fabrication of superconducting integrated circuits
WO2018144601A1 (en) 2017-02-01 2018-08-09 D-Wave Systems Inc. Systems and methods for fabrication of superconducting integrated circuits
US10651362B2 (en) * 2017-09-26 2020-05-12 Microsoft Technology Licensing, Llc Method of forming superconducting apparatus including superconducting layers and traces
US10720334B2 (en) 2018-07-20 2020-07-21 Asm Ip Holding B.V. Selective cyclic dry etching process of dielectric materials using plasma modification
US10720337B2 (en) * 2018-07-20 2020-07-21 Asm Ip Holding B.V. Pre-cleaning for etching of dielectric materials
US20200152851A1 (en) 2018-11-13 2020-05-14 D-Wave Systems Inc. Systems and methods for fabricating superconducting integrated circuits
US11522118B2 (en) * 2020-01-09 2022-12-06 Northrop Grumman Systems Corporation Superconductor structure with normal metal connection to a resistor and method of making the same
US20230240154A1 (en) * 2020-06-23 2023-07-27 D-Wave Systems Inc. Methods for fabricating superconducting integrated circuits

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS572680U (ja) * 1980-06-06 1982-01-08
JPH025580A (ja) * 1988-06-24 1990-01-10 Canon Inc 超伝導ビデオ検波素子
JP2005039244A (ja) * 2003-06-27 2005-02-10 Hitachi Ltd 電子デバイスとその多層配線の形成方法
JP2009111306A (ja) * 2007-11-01 2009-05-21 Hitachi Ltd ジョセフソン接合を備えた電子デバイスとその製造方法
US20150179913A1 (en) * 2013-12-20 2015-06-25 Intermolecular, Inc. Fluorine Passivation of Dielectric for Superconducting Electronics
WO2016025598A1 (en) * 2014-08-13 2016-02-18 D-Wave Systems Inc. Method of forming superconducting wiring layers with low magnetic noise
US9653398B1 (en) * 2015-12-08 2017-05-16 Northrop Grumman Systems Corporation Non-oxide based dielectrics for superconductor devices

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6281075A (ja) 1985-10-04 1987-04-14 Fujitsu Ltd ジヨセフソン集積回路の製造方法
JPS63205972A (ja) 1987-02-23 1988-08-25 Agency Of Ind Science & Technol 超伝導回路装置とその製造方法
US4960751A (en) 1987-04-01 1990-10-02 Semiconductor Energy Laboratory Co., Ltd. Electric circuit having superconducting multilayered structure and manufacturing method for same
US5274268A (en) 1987-04-01 1993-12-28 Semiconductor Energy Laboratory Co., Ltd. Electric circuit having superconducting layered structure
US4953005A (en) 1987-04-17 1990-08-28 Xoc Devices, Inc. Packaging system for stacking integrated circuits
US5212150A (en) 1987-05-06 1993-05-18 Semiconductor Energy Laboratory Co., Ltd. Oxide superconducting lead for interconnecting device component with a semiconductor substrate via at least one buffer layer
US5227361A (en) 1987-05-06 1993-07-13 Semiconductor Energy Laboratory Co., Ltd. Oxide superconducting lead for interconnecting device component with a semiconductor substrate via at least one buffer layer
EP0299879B1 (en) 1987-07-17 1994-06-08 Sumitomo Electric Industries Limited A superconducting thin film and a method for preparing the same
CN1014382B (zh) 1987-08-24 1991-10-16 株式会社半导体能源研究所 采用超导材料的电子器件
US5055158A (en) 1990-09-25 1991-10-08 International Business Machines Corporation Planarization of Josephson integrated circuit
US5338207A (en) 1993-06-09 1994-08-16 The Whitaker Corporation Multi-row right angle connectors
JP3147666B2 (ja) 1994-07-21 2001-03-19 株式会社村田製作所 積層電子部品およびその製造方法
US5818071A (en) 1995-02-02 1998-10-06 Dow Corning Corporation Silicon carbide metal diffusion barrier layer
US5660682A (en) * 1996-03-14 1997-08-26 Lsi Logic Corporation Plasma clean with hydrogen gas
US5747873A (en) 1996-09-27 1998-05-05 Northrop Grumman Corporation Technique for fabricating hybrid high-temperature superconductor-semiconductor circuits
US6184477B1 (en) 1998-12-02 2001-02-06 Kyocera Corporation Multi-layer circuit substrate having orthogonal grid ground and power planes
JP3419348B2 (ja) 1999-06-28 2003-06-23 日本電気株式会社 集積回路素子接続用ケーブルおよびその製造方法
US6177347B1 (en) 1999-07-02 2001-01-23 Taiwan Semiconductor Manufacturing Company In-situ cleaning process for Cu metallization
SE516322C2 (sv) 1999-12-01 2001-12-17 Fci Katrineholm Ab Vinklat kontaktdon samt förfarande för att montera ett sådant
US6280201B1 (en) 2000-01-21 2001-08-28 Hewlett-Packard Company Laminated 90-degree connector
US6402525B2 (en) 2000-05-19 2002-06-11 Northrop Grumman Corporation Power connector for connection to a printed circuit board
WO2002013234A2 (en) 2000-08-04 2002-02-14 Applied Materials, Inc. Stabilized surface between a fluorosilicate glass dielectric and a liner/barrier layer
US6436267B1 (en) * 2000-08-29 2002-08-20 Applied Materials, Inc. Method for achieving copper fill of high aspect ratio interconnect features
US6378757B1 (en) 2001-01-31 2002-04-30 Agilent Technologies, Inc. Method for edge mounting flex media to a rigid PC board
US6482656B1 (en) * 2001-06-04 2002-11-19 Advanced Micro Devices, Inc. Method of electrochemical formation of high Tc superconducting damascene interconnect for integrated circuit
US7049226B2 (en) 2001-09-26 2006-05-23 Applied Materials, Inc. Integration of ALD tantalum nitride for copper metallization
US6926190B2 (en) 2002-03-25 2005-08-09 Micron Technology, Inc. Integrated circuit assemblies and assembly methods
JP4584144B2 (ja) 2003-01-22 2010-11-17 日本電気株式会社 回路基板装置及び配線基板間接続方法
US8241701B2 (en) 2005-08-31 2012-08-14 Lam Research Corporation Processes and systems for engineering a barrier surface for copper deposition
US7081417B2 (en) 2003-06-27 2006-07-25 Hitachi, Ltd. Manufacturing method for electronic device and multiple layer circuits thereof
WO2006073426A2 (en) 2004-04-20 2006-07-13 California Institute Of Technology Microscale calorimeters
DE102004037089A1 (de) 2004-07-30 2006-03-16 Advanced Micro Devices, Inc., Sunnyvale Technik zur Herstellung einer Passivierungsschicht vor dem Abscheiden einer Barrierenschicht in einer Kupfermetallisierungsschicht
US20070184656A1 (en) 2004-11-08 2007-08-09 Tel Epion Inc. GCIB Cluster Tool Apparatus and Method of Operation
JP2008532271A (ja) 2005-02-22 2008-08-14 エーエスエム アメリカ インコーポレイテッド 原子層堆積のための表面のプラズマ前処理
US7341978B2 (en) 2005-03-04 2008-03-11 Lsi Logic Corporation Superconductor wires for back end interconnects
FR2884916B1 (fr) * 2005-04-25 2007-06-22 Commissariat Energie Atomique Detecteur optique ultrasensible a grande resolution temporelle, utilisant un plasmon de surface
KR100643853B1 (ko) 2005-06-04 2006-11-14 삼성전자주식회사 반도체 소자의 다마신 배선 형성 방법 및 이에 의해 제조된반도체 소자
US7820553B2 (en) 2005-07-20 2010-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Prevention of trench photoresist scum
US7442637B2 (en) 2005-08-15 2008-10-28 Chartered Semiconductor Manufacturing, Ltd Method for processing IC designs for different metal BEOL processes
US7381646B2 (en) 2005-08-15 2008-06-03 Chartered Semiconductor Manufacturing, Ltd. Method for using a Cu BEOL process to fabricate an integrated circuit (IC) originally having an al design
US7186145B1 (en) 2005-11-22 2007-03-06 Michael Feldman Acute extender card
USD611014S1 (en) 2008-06-13 2010-03-02 Kuo-An Huang Circuit board module
JP2012519379A (ja) 2009-02-27 2012-08-23 ディー−ウェイブ システムズ,インコーポレイテッド 超伝導集積回路を製造するためのシステムおよび方法
US9780764B2 (en) 2010-04-05 2017-10-03 Northrop Grumman Systems Corporation Phase quantum bit
US8900988B2 (en) 2011-04-15 2014-12-02 International Business Machines Corporation Method for forming self-aligned airgap interconnect structures
US9768371B2 (en) 2012-03-08 2017-09-19 D-Wave Systems Inc. Systems and methods for fabrication of superconducting integrated circuits
CA2875262A1 (en) 2012-05-30 2013-12-05 The Royal Institution For The Advancement Of Learning/Mcgill University Method and system for magnetic semiconductor solid state cooling
UA109836C2 (uk) 2012-12-03 2015-10-12 Стійкий до провисання гіпсовий продукт і спосіб його виробництва
US9082927B1 (en) 2013-12-20 2015-07-14 Intermolecular, Inc. Catalytic growth of Josephson junction tunnel barrier
US9425376B2 (en) * 2013-12-23 2016-08-23 Intermolecular, Inc. Plasma cleaning of superconducting layers
US20150179914A1 (en) 2013-12-23 2015-06-25 Intermolecular Inc. Annealed dielectrics and heat-tolerant conductors for superconducting electronics
US9634224B2 (en) * 2014-02-14 2017-04-25 D-Wave Systems Inc. Systems and methods for fabrication of superconducting circuits
KR102344884B1 (ko) 2014-11-25 2021-12-29 삼성전자주식회사 멀티 큐빗 커플링 구조
US9472878B2 (en) 2015-01-16 2016-10-18 Tyco Electronics Corporation Electrical cable connector having a two-dimensional array of mating interfaces
US10242968B2 (en) * 2015-11-05 2019-03-26 Massachusetts Institute Of Technology Interconnect structure and semiconductor structures for assembly of cryogenic electronic packages
US9780285B1 (en) 2016-08-16 2017-10-03 Northrop Grumman Systems Corporation Superconductor device interconnect structure
US10312142B2 (en) 2016-11-28 2019-06-04 Northrop Grumman Systems Corporation Method of forming superconductor structures

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS572680U (ja) * 1980-06-06 1982-01-08
JPH025580A (ja) * 1988-06-24 1990-01-10 Canon Inc 超伝導ビデオ検波素子
JP2005039244A (ja) * 2003-06-27 2005-02-10 Hitachi Ltd 電子デバイスとその多層配線の形成方法
JP2009111306A (ja) * 2007-11-01 2009-05-21 Hitachi Ltd ジョセフソン接合を備えた電子デバイスとその製造方法
US20150179913A1 (en) * 2013-12-20 2015-06-25 Intermolecular, Inc. Fluorine Passivation of Dielectric for Superconducting Electronics
WO2016025598A1 (en) * 2014-08-13 2016-02-18 D-Wave Systems Inc. Method of forming superconducting wiring layers with low magnetic noise
US9653398B1 (en) * 2015-12-08 2017-05-16 Northrop Grumman Systems Corporation Non-oxide based dielectrics for superconductor devices

Also Published As

Publication number Publication date
US20180337138A1 (en) 2018-11-22
CA3061737C (en) 2022-05-24
US10276504B2 (en) 2019-04-30
KR20200010336A (ko) 2020-01-30
WO2018213024A1 (en) 2018-11-22
JP6921990B2 (ja) 2021-08-18
AU2018270769A1 (en) 2019-11-14
EP3625834A1 (en) 2020-03-25
KR20220041244A (ko) 2022-03-31
AU2018270769B2 (en) 2020-08-27
CA3061737A1 (en) 2018-11-22
EP3625834B1 (en) 2021-06-23

Similar Documents

Publication Publication Date Title
JP6921990B2 (ja) 超伝導体相互接続のための予洗浄および堆積の方法
EP3501032B1 (en) Preclean methodology for superconductor interconnect fabrication
US20060258160A1 (en) Method of manufacturing semiconductor device
US6872652B2 (en) Method of cleaning an inter-level dielectric interconnect
US6875702B2 (en) Plasma treatment system
JP7171914B2 (ja) 超伝導体配線製造のためのプレクリーンおよび誘電体堆積方法
CA3060218C (en) Deposition methodology for superconductor interconnects

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191029

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191029

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210105

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210205

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210629

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210728

R150 Certificate of patent or registration of utility model

Ref document number: 6921990

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150