JP7171914B2 - 超伝導体配線製造のためのプレクリーンおよび誘電体堆積方法 - Google Patents

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Description

本発明は、概して、超伝導体、より詳細には、超伝導体配線製造のためのプレクリーンおよび誘電体堆積方法に関する。
（政府の利益）
本発明は、米国契約番号第３００８０９８４号の下でなされた。したがって、米国政府は、その契約で指定されている発明に対する権利を有する。
超伝導回路は、通信信号のインテグリティまたは計算能力が必要とされる国家安全保障アプリケーションに大幅な強化を提供することが期待される、量子コンピューティングおよび暗号化アプリケーションのために提案された主要なテクノロジーの１つである。それらは１００ケルビン未満の温度で動作させられる。超伝導デバイスの製造に関する取り組みは、ほとんどが大学または政府の研究機関に限定されており、超伝導デバイスの大量生産についてはほとんど発表されていない。したがって、これらの研究機関で超伝導デバイスを製造するために使用される方法の多くは、迅速で一貫した製造が不可能なプロセスまたは装置を利用する。近年、従来の半導体プロセスで利用されているものと類似の技術を利用して、超伝導回路を大量生産する動きがある。
よく知られている半導体プロセスの１つは、集積回路の異なる層にわたってデバイスを相互に結合するために多層配線スタックにコンタクトおよび導電配線を形成することである。導電性コンタクトおよび配線を形成するためのそのような製造プロセスの１つは、デュアルダマシンプロセスとして知られている。この技術は、近年、超伝導回路の形成において試みられた。デュアルダマシン超伝導回路の製造中に、ビア／トレンチ構造がパターニングされ、エッチングされ、金属（例えば、ニオブ、タンタル、アルミニウム）が充填され、化学機械研磨（ＣＭＰ）プロセスを使用して研磨される。次いで、次の層の誘電体が堆積され、シーケンスが再び開始され、多層配線スタックが構築される。次の誘電体層を堆積する前のＣＭＰプロセスおよび酸素への曝露は、導電性コンタクトおよび配線の酸化をもたらし、性能を劣化させる可能性がある。
一例では、超伝導体デバイス配線構造を形成する方法が提供される。方法は、基板を覆う第１の誘電体層を形成すること、第１の誘電体層に超伝導配線要素を形成することを含む。超伝導配線要素は、第１の配線層を形成するために、第１の誘電体層の上面と揃えられた上面を含む。超伝導体デバイス配線構造は、誘電体堆積チャンバに移動させられる。方法は、誘電体堆積チャンバ内の第１の配線層の上面に対してクリーニングプロセスを実施して、第１の配線層の上面から酸化を除去すること、誘電体堆積チャンバ内で第１の配線層上に第２の誘電体層を堆積することをさらに含む。
別の例では、超伝導体デバイス配線構造を形成する方法が提供される。方法は、誘電体堆積チャンバ内に超伝導配線層を配置することを含む。超伝導配線層は、第１の誘電体層の上面と揃えられた上面を有する超伝導コンタクトまたは導電配線を含み、超伝導コンタクトまたは導電配線の上面は、酸化層を有し、第１の誘電体層の上面は、酸化層を有している。三フッ化窒素（ＮＦ３）ガスが、誘電体堆積チャンバに導入され、所定の期間、ＮＦ３ガスでプラズマクリーンエッチングを誘起するようにエッチング条件を設定して、超伝導コンタクトまたは導電配線から酸化層を除去し、第１の誘電体層から酸化層を除去する。ＮＦ３ガスが、誘電体堆積チャンバから排出され、第２の誘電体層が、超伝導配線層上に堆積される。
超伝導デバイス配線構造の断面図である。 製造の初期段階における超伝導体構造の一例の概略断面図である。 フォトレジスト材料層が堆積およびパターニングされた後、エッチングチャンバ内でエッチングプロセスを受けている間の図２の構造の概略断面図である。 エッチングプロセス後およびフォトレジスト材料層が剥離された後の図３の構造の概略断面図である。 材料堆積チャンバにおけるコンタクト材料充填の後の図４の構造の概略断面図である。 化学機械研磨を受けている図５の構造の概略断面図である。 プレクリーンプロセスを受けている誘電体堆積チャンバ内に配置された図６の構造の概略断面図である。 排気プロセスを受けている誘電体堆積チャンバ内に配置された図７の構造の概略断面図である。 誘電体堆積プロセスを受けている誘電体堆積チャンバ内に配置された図８の構造の概略断面図である。 酸化物深さ対酸素濃度（ａｔｏｍｓ／ＣＣ）の二次イオン質量分析計（ＳＩＭＳ）データグラフである。
本発明は、超伝導体配線構造およびそれを形成するための方法に関する。方法は、次の層の誘電体に金属配線要素を封止する前に、超伝導金属配線要素（例えば、導電配線、コンタクト）および層間誘電体（ＩＬＤ）表面から酸化物層を除去するためのプレクリーンプロセスを組み込んでいる。酸化物は、化学的機械的プロセス（ＣＭＰ）の結果として、および／または真空環境外の酸素への超伝導体配線構造の曝露の結果として生じる可能性がある。一例では、方法は、プラズマプレクリーンプロセスを、高密度多層配線サブミクロン技術にスケーリングするためのデュアルダマシンプロセスに統合する。方法は、デュアルダマシンプロセスにおける次の層の誘電体堆積の前に、三フッ化窒素（ＮＦ３）ガスベースのその場（ｉｎ－ｓｉｔｕ）プラズマプレクリーンエッチングプロセスを使用して、金属配線要素および下層のＩＬＤ表面の滑らかで清浄な表面を確保できる。
典型的なダマシン超伝導製造アーキテクチャでは、金属配線酸化物（通常は酸化ニオブ）およびＩＬＤ表面酸化物のエッチングによる酸化物除去は、同じメインフレーム上の堆積チャンバとは別のエッチングチャンバを利用することにより、搬送は真空で行われるか、または異なるメインフレーム上の酸化物エッチングチャンバを利用することにより、ウェハはメインフレーム間で搬送される。いずれの場合も、真空に近い状態で搬送が行われても、搬送中に酸化物が表面に形成される。
本明細書に開示されるシステムおよび方法は、単一の誘電体堆積チャンバ内でシリコン（Ｓｉ）、誘電体、または超伝導体構造の金属表面から汚染物質をエッチングすることによってプレクリーンし、その上に誘電体層を堆積するものである。このプロセスは、超伝導配線の誘電体堆積の前に表面酸化物を除去することに関して特に重要である。これらの表面酸化物の除去は、超伝導エレクトロニクス製造プロセスにおける以下の改善、すなわち、後続の処理中に超伝導メタライゼーション（例えば、ニオブ）に拡散し、配線臨界電流（Ｉｃ）性能を低下させる可能性のある酸素源を界面から除去すること、これらの構造の歩留まり、均一性、および再現性を低下させるジョセフソン接合メタライゼーションの堆積中の意図しない酸化物層を除去すること、および超伝導回路要素の実効損失正接を低減する誘電体材料と超伝導トレースとの間の高損失界面酸化物を除去することをサポートする。
一例では、単一のＰＥＣＶＤチャンバ内で独立したプレクリーンプロセスおよび誘電体堆積プロセスの両方をサポートするように構成されたプラズマ強化化学気相成長（ＰＥＣＶＤ）プラットフォームを含むシステムが提供される。プロセスオブレコード（ＰＯＲ）は、１）プレクリーンチャンバ、および２）堆積チャンバの２つのチャンバを使用する。この開示は、プレクリーンプロセスおよび堆積プロセスの両方を単一のチャンバに組み合わせ、外部エッチングチャンバから堆積チャンバへの搬送中にさらなる酸化が発生するのを防ぐ。本開示のシステムおよび方法の意図は、単一のチャンバ内で表面酸化物／汚染物質をエッチングする能力および誘電体堆積を確立することによって、意図しない酸化を排除することである。この技術は、例えばクラスタツールで使用される搬送／バッファチャンバにおいて、誘電体堆積の前に清浄なウェハ表面を酸化環境にさらすことを排除する。
図１は、例えば、ウェハの一部上に形成された超伝導配線構造１０の断面図を示している。超伝導配線構造１０は、基板１２を覆う活性層１４を含む。基板１２は、シリコン、ガラスまたは他の基板材料で形成することができる。活性層１４は、接地層またはデバイス層であってよい。第１の誘電体層１６は、活性層１４を覆い、第２の誘電体層１８は、第１の誘電体層１６を覆っている。第１の誘電体層１６および第２の誘電体層１８の両方は、非酸化物ベースの誘電体材料から形成することができる。第１の導電配線２０は、第１の誘電体層１６に埋め込まれている。第１の導電性コンタクト２２は、第１の端部で第１の導電配線２０から第２の誘電体層１８の第２の導電配線２４まで延在し、第２の導電性コンタクト２６は、第２の端部で第１の導電配線２０から第２の誘電体層１８の第３の導電配線２８まで延在している。第３の誘電体層は、第２の導電配線２４、第３の導電配線２８、および第２の誘電体層１８を覆っている。各誘電体層は、窒化ケイ素、アモルファスシリコン、またはアモルファスＳｉＣなどの非酸化物ベースの誘電体で形成することができる。
コンタクトおよび導電配線の各々は、ニオブなどの超伝導材料で形成されている。本明細書に記載のクリーニングプロセスは、第３の誘電体層の堆積の前に実施され、クリーニングプロセスおよび誘電体堆積プロセスの両方が、単一の誘電体堆積チャンバ内で実施される。クリーニングプロセスは、第２の誘電体層１８の堆積の前に実施することもでき、クリーニングプロセスおよび第２の誘電体層の堆積の両方が、同じ単一の誘電体堆積チャンバ内で実施される。
次に、図２～図９を参照して、図１の超伝導デバイスにおける配線の形成に関連した製造について説明する。本実施例は、絶縁誘電体における超伝導金属のシングルまたはデュアルダマシン層の形成から始まるプロセスフローに関して説明されていることを理解されたい。本実施例は、誘電体薄膜にシングルダマシントレンチをエッチングして下部導電配線を形成し、それに続くデュアルダマシンプロセスによって上部導電配線を形成することに関して説明される。
図２は、製造の初期段階における超伝導体構造４０の断面図を示している。超伝導体構造４０は、１つまたは複数の誘電体層にビアおよびトレンチを形成するためのエッチングチャンバ内に存在する。超伝導体構造４０は、下にある基板５０を覆う、接地層またはデバイス層などの活性層５２を含む。下にある基板５０は、例えば、活性層５２および続いて上を覆う層に機械的支持を提供するシリコンまたはガラスウェハであってよい。第１の誘電体層５４は、活性層５２の上に形成される。第１の誘電体層５４を、配線層を提供するのに適した厚さに形成するための任意の適切な技術、例えば、低圧化学気相成長（ＬＰＣＶＤ）、プラズマ強化化学気相成長（ＰＥＣＶＤ）、高密度プラズマ化学気相成長（ＨＤＰＣＶＤ）、スパッタリングまたはスピンオン技術を使用することができる。代替的に、活性層５２が省略されている例では、第１の誘電体層５４は、基板５０上に直接形成することができる。導電配線５６は、第１の誘電体層５４内に存在し、第１の誘電体層５４の上面と同一平面上にある上面を有している。導電配線５６は、シングルダマシンプロセスで形成することができ、次の誘電体層の堆積の前にクリーニングプロセスを経る。
クリーニングプロセスは、次の誘電体層５８が堆積される前に堆積チャンバ内でその場（ｉｎ ｓｉｔｕ）プラズマＮＦ３クリーニングを行い、導電配線５６の表面から任意の酸化物を除去する。このプロセスは、図６～図９を参照してさらに詳細に説明される。第２の誘電体層５８は、第１の誘電体層５４を覆い、第２の誘電体層５８の上面から第１の誘電体層５４に存在する導電配線５６の上面まで延びる一対のビア６０を含む。第１の誘電体層５４および第２の誘電体層５６で使用される誘電体材料は、非酸化物ベースの誘電体材料から形成することができる。一対のビア６０は、デュアルダマシンプロセスの第１の部分で形成されたものである。図３は、デュアルダマシンプロセスの第２の部分を示している。図３に示されるように、フォトレジスト材料層６２は、構造を覆うために塗布され、トレンチパターンに従ってフォトレジスト材料層６２にトレンチ開口６４を露出させるようにパターニングされて、現像されている。フォトレジスト材料層６２は、フォトレジスト材料層６２をパターニングするために使用される放射の波長に対応して変化する厚さを有することができる。フォトレジスト材料層６２は、スピンコーティングまたはスピンキャスティング堆積技術を介して第２の誘電体層５８上に形成され、選択的に照射され（例えば、深紫外線（ＤＵＶ）照射を介して）、現像されてトレンチ開口６４を形成することができる。
図３は、フォトレジスト材料層６２のトレンチパターンに基づいて、第２の誘電体層５８に拡張されたトレンチ開口６８（図４）を形成するために、第２の誘電体層５８に対してエッチング２００（例えば、異方性反応性イオンエッチング（ＲＩＥ））を実施することも示している。エッチング２００は、ドライエッチングであってよく、下にある導電配線５６および上にあるフォトレジスト材料層６２よりも速い速度で下にある第２の誘電体層５８を選択的にエッチングするエッチャントを使用することができる。例えば、第２の誘電体層５８は、平行平板ＲＩＥ装置などの市販のエッチャー、または代替的に電子サイクロトロン共鳴（ＥＣＲ）プラズマリアクターで、プラズマガス、本明細書ではフッ素イオンを含む四フッ化炭素（ＣＦ４）を用いて異方的にエッチングされて、フォトレジスト材料層６２のパターニングされたマスクパターンを複製し、それによって拡張されたトレンチ開口６４を作製することができる。その後、フォトレジスト材料層６２は、図４に示される構造をもたらすように剥離される（例えば、Ｏ２プラズマ中でのアッシング）。
次に、図５に示すように、構造は材料堆積チャンバ１１０内に配置され、コンタクト材料充填が行われ、ニオブなどの超伝導材料７０をビア開口６６およびトレンチ開口６８に堆積させて、図５に示す結果として得られる構造を形成する。コンタクト材料充填物は、標準的なコンタクト材料堆積を使用して堆積することができる。コンタクト材料充填物の堆積に続いて、超伝導材料７０は、研磨チャンバ１２０内に配置され、化学機械研磨（ＣＭＰ）によって誘電体層５８の表面レベルまで研磨されて、金属配線の一部を形成する導電配線７４およびコンタクト７２を形成し、図６の結果として得られる構造を提供する。
しかしながら、ＣＭＰプロセス中に、酸化物表面７６が、金属の表面上で約７０Åの厚さまで成長し、ＣＭＰプロセスが完了した後も残る可能性がある。この酸化物は、例えば、ＣＭＰプロセスにおける水酸化アンモニウムおよび過酸化水素の存在により成長する。金属としてニオブを使用した場合、酸化ニオブが生成される。この酸化ニオブの存在は、超伝導回路の性能を低下させる（金属配線の損失）ことになるため、次の誘電体層を堆積する前に除去する必要がある。酸化ケイ素は、堆積された誘電体表面上に（例えば、窒化ケイ素上に）形成される。この酸化ニオブおよび酸化シリコンの存在は、通常アモルファス酸化物に関連するさまざまなＲＦ損失メカニズムを通じて超伝導回路の性能を低下させるため、次の誘電体層を堆積する前に除去する必要がある。
次に、図７～図９に示されるように、得られた構造は、誘電体堆積チャンバ１３０内に配置されて、プレクリーンプロセス、続いて真空プロセスおよび誘電体堆積プロセスを受ける。得られた構造は、ＣＭＰチャンバから誘電体堆積チャンバに除去されるときに酸素に曝露されるため、超伝導材料上に表面酸化層、またはＣＭＰプロセスから形成された酸化物層に加えて酸化層を有する可能性がある。プレクリーンプロセスの目的は、次の層の誘電体層に封止する（ｅｎｃａｐｓｕｌａｔｉｏｎ）前に、金属配線表面および誘電体層の上面からこれらの酸化物層を除去することである。
図７に示されるように、誘電体堆積チャンバ１３０は、アルゴン（Ａｒ）ガスをアルゴン流量制御デバイス３４０に基づく流量で誘電体堆積チャンバ１３０に供給するアルゴン源３３０、および三フッ化窒素（ＮＦ３）ガスをＮＦ３流量制御デバイス３６０に基づく流量で誘電体堆積チャンバ１３０に供給するＮＦ３ガス源３５０を含む。誘電体堆積チャンバ１３０は、チャンバ１３０内の圧力を設定する圧力コントローラ３００、誘電体堆積チャンバ１３０のパワーを設定するＲＦパワーコントローラ３１０、および誘電体堆積チャンバ１３０内の温度を設定する温度コントローラ３２０も含む。一例では、誘電体堆積チャンバ１３０は、Ｃｅｎｔｕｒａメインフレームに取り付けられたアプライドマテリアルズＤｘＺプラズマ強化化学気相成長（ＰＥＣＶＤ）チャンバである。しかしながら、このプロセスは、ＮＦ３ガスおよびプラズマ機能で適切に構成された複数の異なるＰＥＣＶＤチャンバで使用することができる。
この例では、ＮＦ３プラズマは平行平板であり、リモートプラズマではない。プラズマは、トッププレート１３１から、ウェハを保持するチャックであってよいボトムプレート１３３に向けられる。通常、リモートプラズマＮＦ３エッチング／クリーンは、チャンバ壁クリーンとして使用され、堆積チャンバ内にウェハが存在するプロセスエッチングガスとしては使用されない。しかしながら、プレクリーンプロセスにもリモートＮＦ３プラズマを使用することは可能である。
一例では、ウェハは、搬送チャンバを通って誘電体堆積チャンバ１３０に移動する。ウェハが誘電体堆積チャンバ１３０内に入ると、ガスの流れおよび圧力が安定化され、次にプラズマが点火されて、ＩＬＤおよび超伝導配線金属の表面に形成された酸化物７６をエッチングするプレクリーンプロセス２２０を実施する。典型的なプロセス条件は、ＮＦ３およびアルゴン（Ａｒ）ガスの混合物を利用する。加えて、Ｎ２をガス混合物に加えることができる。一例では、ＮＦ３酸化物プレクリーンエッチングプロセス条件は以下の通りである。ＮＦ３流量は約２５ｓｃｃｍ～約４５ｓｃｃｍ、Ａｒ流量は約１０５０ｓｃｃｍ～約１２５０ｓｃｃｍ、Ｎ２流量（該当する場合）は約０～約２００ｓｃｃｍ、パワーは約７００Ｗ、プロセス圧力は約１．５Ｔｏｒｒ、処理時間は１０秒を上回るように設定される。代表的なエッチング速度は、約４００℃に設定された典型的なプロセス温度では約３００Å／分～約８５０Å／分である。
ＮＦ３プレクリーンプロセスが完了すると、次に、プロセスガスは、図８に示されるように、ポンプ３９０によって矢印７８に沿った方向に送られ、ガスを排出して、誘電体堆積プロセスのためにチャンバ１３０を準備する。一例では、すべてのプロセスガスは、誘電体堆積プロセスの前に排出される（ｅｖａｃｕａｔｅｄ）。別の例では、ＮＦ３ガスおよびＡｒガスのみが排出され、Ｎ２ガスは排気プロセス中に流れ続ける。注目すべき詳細は、プレクリーンプロセスでエッチングされたウェハが、真空プロセスおよびそれに続く誘電体堆積プロセスを通じて、堆積チャンバ内に残っていることである。通常、真空プロセスは、完了するまでに約５秒かかり得る。
次に、図９に示されるように、プレクリーンプロセスでエッチングされたウェハ表面酸化物７６は、誘電体堆積プロセス２３０を受けることによって、ＰＥＣＶＤで堆積された誘電体層８０に封止される。このＰＥＣＶＤ誘電体層８０は、窒化ケイ素、アモルファスシリコン、アモルファスＳｉＣ、またはダマシンアーキテクチャに基づく超伝導デバイスに関連する任意の他の非酸化物ベースのＰＥＣＶＤ堆積誘電体であってよい。
以前の技術では、プレクリーンプロセスと誘電体堆積プロセスとの間のウェハの搬送チャンバ内のミリトールレベルの真空は、配線金属（すなわち、Ｎｂ）およびＩＬＤ（すなわち、窒化ケイ素）の両方で表面酸化物を再成長させるのに十分である。通常、この酸化物は、ほぼ単分子層の厚さであり、酸素の検出限界が０．１％未満である二次イオン質量分析（ＳＩＭＳ）のような技術でのみ検出できる。Ｘ線光電子分光法およびエネルギー分散型Ｘ線分光法のような技術は、この真空中（ｉｎ ｖａｃｕｏ）搬送ステップの間、誘電体および金属表面に形成される酸素を検出するのに十分な感度を有していない。
図１０は、酸化物の深さ対酸素濃度（ａｔｏｍｓ／ＣＣ）の二次イオン質量分析計（ＳＩＭＳ）データグラフを示している。ＳＩＭＳデータグラフは、ＮＦ３プレクリーンが、２つのチャンバを利用する現在の最先端のプロセスオブレコード（ＰＯＲ）と同等のレベルまで誘電体表面酸化物を効果的に除去し、酸化物エッチングを行わない場合と比較して効果的であることを示している。
上記で説明したのは、本発明の例である。もちろん、本発明を説明する目的で構成要素または方法の考えられるすべての組み合わせを説明することは不可能であるが、当業者は、本発明の多くのさらなる組み合わせおよび置換が可能であることを認識するであろう。したがって、本発明は、添付の特許請求の範囲を含む、本出願の範囲内に含まれるそのようなすべての変更、修正、および変形を包含することが意図されている。
以下に、本開示に含まれる技術思想を付記として記載する。
［付記１］
超伝導体デバイス配線構造を形成する方法であって、
基板を覆う第１の誘電体層を形成すること、
前記第１の誘電体層に超伝導配線要素を形成することであって、第１の配線層を形成するために前記第１の誘電体層の上面と揃えられた上面を有する前記超伝導配線要素を形成すること、
前記超伝導体デバイス配線構造を誘電体堆積チャンバに移動させること、
前記誘電体堆積チャンバ内の前記第１の配線層の上面に対してクリーニングプロセスを実施して、前記第１の配線層の上面から酸化を除去すること、
前記誘電体堆積チャンバ内において前記第１の配線層の上に第２の誘電体層を堆積すること
を含む方法。
［付記２］
前記クリーニングプロセスは、三フッ化窒素（ＮＦ ３ ）ベースのプラズマクリーンエッチングプロセスである、付記１に記載の方法。
［付記３］
前記超伝導配線要素は、ニオブから形成されている、付記１に記載の方法。
［付記４］
前記第１の誘電体層および前記第２の誘電体層は、非酸化物ベースの誘電体材料から形成されている、付記１に記載の方法。
［付記５］
前記非酸化物ベースの誘電体材料は、窒化ケイ素、アモルファスシリコン、およびアモルファス炭化ケイ素（ＳｉＣ）のうちの１つである、付記４に記載の方法。
［付記６］
前記第１の配線層を形成するために前記第１の誘電体層の前記上面と揃えられた上面を有する前記超伝導配線要素を形成することは、前記第１の誘電体層に開口を形成すること、形成された開口を充填するためにコンタクト材料充填を実施すること、化学機械的研磨（ＣＭＰ）を実施して、前記超伝導配線要素の上面を、前記第１の誘電体層の上面に揃えることを含み、前記クリーニングプロセスは、前記ＣＭＰによって生じた前記超伝導配線要素の上面の酸化を除去する、付記１に記載の方法。
［付記７］
前記超伝導配線要素は、第１の導電配線であり、前記方法は、前記第２の誘電体層に第２の導電配線および第１のコンタクトを形成すること、前記第２の誘電体層に第３の導電配線および第２のコンタクトを形成することをさらに含み、前記第１のコンタクトおよび前記第２のコンタクトは、前記第１の導電配線の異なる部分に結合されている、付記１に記載の方法。
［付記８］
前記クリーニングプロセスは、
前記誘電体堆積チャンバの圧力を約１．５Ｔ（トール）に設定し、同時に三フッ化窒素（ＮＦ ３ ）ガスを約２５標準立方センチメートル／分（ｓｃｃｍ）から約４５ｓｃｃｍの流量で、およびアルゴンを約１０５０ｓｃｃｍから約１２５０ｓｃｃｍの流量で導入すること、
前記誘電体堆積チャンバの温度を約４００℃に設定すること、
前記誘電体堆積チャンバのＲＦ電力を約７００ワット（Ｗ）にすること、
前記第１の配線層の面を、毎分約３００から約８５０オングストロームのエッチング速度で約１０秒間エッチングすること、
前記第１の配線層上に第２の誘電体層を堆積する前に、前記誘電体堆積チャンバからＮＦ ３ ガスおよびＡｒガスを排出すること
を含む、付記１に記載の方法。
［付記９］
約０ｓｃｃｍから約２００ｓｃｃｍの窒素（Ｎ ２ ）ガスを前記ＮＦ ３ ガスおよび前記Ａｒガスとともに導入することをさらに含む、付記８に記載の方法。
［付記１０］
前記誘電体堆積チャンバは、平行平板プラズマ強化化学気相成長（ＰＥＣＶＤ）チャンバである、付記８に記載の方法。
［付記１１］
超伝導体デバイス配線構造を形成する方法であって、
誘電体堆積チャンバ内に超伝導配線層を配置することを含み、前記超伝導配線層は、第１の誘電体層の上面と揃えられた上面を有する超伝導コンタクトまたは導電配線を有し、前記超伝導コンタクトまたは前記導電配線の上面は、酸化層を有し、前記第１の誘電体層の前記上面は、酸化層を有しており、前記方法は、
三フッ化窒素（ＮＦ ３ ）ガスを前記誘電体堆積チャンバに導入すること、
所定の期間、前記ＮＦ ３ ガスでプラズマクリーンエッチングを誘起するようにエッチング条件を設定して、前記超伝導コンタクトまたは前記導電配線から前記酸化層を除去し、前記第１の誘電体層から前記酸化層を除去すること、
前記誘電体堆積チャンバからＮＦ ３ ガスを排出すること、
前記超伝導配線層上に第２の誘電体層を堆積すること
を含む、方法。
［付記１２］
前記超伝導コンタクトまたは前記導電配線を形成するために使用される超伝導材料は、ニオブ（Ｎｂ）であり、前記酸化層は、酸化ニオブであり、前記プラズマクリーンエッチングは、前記ニオブの表面から酸化層を除去して、清浄なニオブ上面を形成し、前記第１の誘電体層から酸化層を除去する、付記１１に記載の方法。
［付記１３］
前記エッチング条件を設定することは、
前記誘電体堆積チャンバの圧力を約１．５Ｔ（トール）に設定し、同時に前記ＮＦ ３ ガスを約２５標準立方センチメートル／分（ｓｃｃｍ）から約４５ｓｃｃｍの流量で導入するとともに、アルゴン（Ａｒ）を約１０５０ｓｃｃｍから約１２５０ｓｃｃｍの流量で導入すること、
前記誘電体堆積チャンバの温度を約４００℃に設定すること、
前記誘電体堆積チャンバのＲＦ電力を約７００ワット（Ｗ）にすること、
前記超伝導配線層の面を、毎分約３００から約８５０オングストロームのエッチング速度で約１０秒間エッチングすること
を含む、付記１１に記載の方法。
［付記１４］
約０ｓｃｃｍから約２００ｓｃｃｍの窒素（Ｎ ２ ）ガスを前記ＮＦ ３ ガスおよびＡｒガスとともに導入することをさらに含む、付記１３に記載の方法。
［付記１５］
前記第１の誘電体層および前記第２の誘電体層は、非酸化物ベースの誘電体材料から形成されている、付記１１に記載の方法。
［付記１６］
前記非酸化物ベースの誘電体材料は、窒化ケイ素、アモルファスシリコン、およびアモルファス炭化ケイ素（ＳｉＣ）のうちの１つである、付記１５に記載の方法。
［付記１７］
前記超伝導配線層は、前記第１の誘電体層に開口を形成すること、形成された開口を充填するために超伝導材料充填を実施すること、化学機械研磨（ＣＭＰ）を実施して、前記超伝導材料充填の上面を、前記第１の誘電体層の上面に揃えることによって形成され、クリーニングプロセスは、前記ＣＭＰによって生じた超伝導配線要素の上面の酸化を除去する、付記１１に記載の方法。
［付記１８］
超伝導配線要素は、第１の導電配線であり、前記方法は、前記第２の誘電体層に第２の導電配線および第１のコンタクトを形成すること、前記第２の誘電体層に第３の導電配線および第２のコンタクトを形成することをさらに含み、前記第１のコンタクトおよび前記第２のコンタクトは、前記第１の導電配線の異なる部分に結合されている、付記１１に記載の方法。
［付記１９］
前記誘電体堆積チャンバは、平行平板プラズマ強化化学気相成長（ＰＥＣＶＤ）チャンバである、付記１１に記載の方法。

Claims (14)

  1. 超伝導体デバイス配線構造を形成する方法であって、
    基板を覆う第１の誘電体層を形成すること、
    前記第１の誘電体層に超伝導配線要素を形成することであって、第１の配線層を形成するために前記第１の誘電体層の上面と揃えられた上面を有する前記超伝導配線要素を形成すること、
    前記超伝導体デバイス配線構造を誘電体堆積チャンバに移動させること、
    前記誘電体堆積チャンバ内の前記第１の配線層の上面に対して三フッ化窒素（ＮＦ ３ ）ベースのプラズマクリーンエッチングプロセスを実施して、前記第１の配線層の上面から酸化を除去すること、
    前記誘電体堆積チャンバ内において前記第１の配線層の上に第２の誘電体層を堆積すること
    を含む方法。
  2. 前記ＮＦ３ベースのプラズマクリーンエッチングプロセスを実施することは、ＮＦ３プラズマ、アルゴン（Ａｒ）ガス、および窒素（Ｎ２）ガスを前記誘電体堆積チャンバに供給することを含み、前記方法は、前記第１の配線層の上に前記第２の誘電体層を堆積する前に、前記Ｎ２ガスの流れを維持しながら、前記ＮＦ３プラズマおよび前記アルゴン（Ａｒ）ガスを前記誘電体堆積チャンバから排出することをさらに含む、請求項１に記載の方法。
  3. 前記超伝導配線要素は、ニオブから形成されている、請求項１に記載の方法。
  4. 前記誘電体層は、窒化ケイ素、アモルファスシリコン、およびアモルファス炭化ケイ素（ＳｉＣ）のうちの１つから形成されている、請求項３に記載の方法。
  5. 前記第１の配線層を形成するために前記第１の誘電体層の前記上面と揃えられた上面を有する前記超伝導配線要素を形成することは、前記第１の誘電体層に開口を形成すること、形成された開口を充填するためにコンタクト材料充填を実施すること、化学機械的研磨（ＣＭＰ）を実施して、前記超伝導配線要素の上面を、前記第１の誘電体層の上面に揃えることを含み、前記ＮＦ ３ ベースのプラズマクリーンエッチングプロセスは、前記ＣＭＰによって生じた前記超伝導配線要素の上面の酸化を除去する、請求項１に記載の方法。
  6. 前記超伝導配線要素は、第１の導電配線であり、前記方法は、前記第２の誘電体層に第２の導電配線および第１のコンタクトを形成すること、前記第２の誘電体層に第３の導電配線および第２のコンタクトを形成することをさらに含み、前記第１のコンタクトおよび前記第２のコンタクトは、前記第１の導電配線の異なる部分に結合されている、請求項１に記載の方法。
  7. 前記ＮＦ ３ ベースのプラズマクリーンエッチングプロセスは、
    前記誘電体堆積チャンバの圧力を約１．５Ｔ（トール）に設定し、同時に三フッ化窒素（ＮＦ３）ガスを約２５標準立方センチメートル／分（ｓｃｃｍ）から約４５ｓｃｃｍの流量で、およびアルゴンを約１０５０ｓｃｃｍから約１２５０ｓｃｃｍの流量で導入すること、
    前記誘電体堆積チャンバの温度を約４００℃に設定すること、
    前記誘電体堆積チャンバのＲＦ電力を約７００ワット（Ｗ）にすること、
    前記第１の配線層の面を、毎分約３００から約８５０オングストロームのエッチング速度で約１０秒間エッチングすること、
    前記第１の配線層上に第２の誘電体層を堆積する前に、前記誘電体堆積チャンバからＮＦ３ガスおよびＡｒガスを排出すること
    を含む、請求項１に記載の方法。
  8. 超伝導体デバイス配線構造を形成する方法であって、
    誘電体堆積チャンバ内に超伝導配線層を配置することを含み、前記超伝導配線層は、第１の誘電体層の上面と揃えられた上面を有する超伝導コンタクトまたは導電配線を有し、前記超伝導コンタクトまたは前記導電配線の上面は、酸化層を有し、前記第１の誘電体層の前記上面は、酸化層を有しており、前記方法は、
    三フッ化窒素（ＮＦ３）ガスを前記誘電体堆積チャンバに導入すること、
    所定の期間、前記ＮＦ３ガスでプラズマクリーンエッチングを誘起するようにエッチング条件を設定して、前記超伝導コンタクトまたは前記導電配線から前記酸化層を除去し、前記第１の誘電体層から前記酸化層を除去すること、
    前記誘電体堆積チャンバからＮＦ３ガスを排出すること、
    前記超伝導配線層上に第２の誘電体層を堆積すること
    を含む、方法。
  9. 前記超伝導コンタクトまたは前記導電配線を形成するために使用される超伝導材料は、ニオブ（Ｎｂ）であり、前記酸化層は、酸化ニオブであり、前記プラズマクリーンエッチングは、前記ニオブの表面から酸化層を除去して、清浄なニオブ上面を形成し、前記第１の誘電体層から酸化層を除去する、請求項８に記載の方法。
  10. 前記エッチング条件を設定することは、
    前記誘電体堆積チャンバの圧力を約１．５Ｔ（トール）に設定し、同時に前記ＮＦ３ガスを約２５標準立方センチメートル／分（ｓｃｃｍ）から約４５ｓｃｃｍの流量で導入するとともに、アルゴン（Ａｒ）を約１０５０ｓｃｃｍから約１２５０ｓｃｃｍの流量で導入すること、
    前記誘電体堆積チャンバの温度を約４００℃に設定すること、
    前記誘電体堆積チャンバのＲＦ電力を約７００ワット（Ｗ）にすること、
    前記超伝導配線層の面を、毎分約３００から約８５０オングストロームのエッチング速度で約１０秒間エッチングすること
    を含む、請求項８に記載の方法。
  11. 約０ｓｃｃｍから約２００ｓｃｃｍの窒素（Ｎ２）ガスを前記ＮＦ３ガスおよびＡｒガスとともに導入することをさらに含む、請求項１０に記載の方法。
  12. 前記超伝導配線層は、前記第１の誘電体層に開口を形成すること、形成された開口を充填するために超伝導材料充填を実施すること、化学機械研磨（ＣＭＰ）を実施して、前記超伝導材料充填の上面を、前記第１の誘電体層の上面に揃えることによって形成され、クリーニングプロセスは、前記ＣＭＰによって生じた超伝導配線要素の上面の酸化を除去する、請求項８に記載の方法。
  13. 超伝導配線要素は、第１の導電配線であり、前記方法は、前記第２の誘電体層に第２の導電配線および第１のコンタクトを形成すること、前記第２の誘電体層に第３の導電配線および第２のコンタクトを形成することをさらに含み、前記第１のコンタクトおよび前記第２のコンタクトは、前記第１の導電配線の異なる部分に結合されている、請求項８に記載の方法。
  14. アルゴン（Ａｒ）ガスおよび窒素（Ｎ２）ガスを前記誘電体堆積チャンバに導入することをさらに含み、前記エッチング条件を設定することは、所定の時間、前記ＮＦ３ガスおよび前記Ａｒガスを用いてプラズマクリーンエッチングを誘起するようにエッチング条件を設定して、前記超伝導コンタクトまたは前記導電配線から前記酸化層を除去し、前記第１の誘電体層から前記酸化層を除去することを含み、前記誘電体堆積チャンバから前記ＮＦ３ガスを排出することは、第１の配線層の上に前記第２の誘電体層を堆積する前に、前記Ｎ２ガスの流れを維持しながら、前記誘電体堆積チャンバから前記ＮＦ３ガスおよび前記Ａｒガスを排出することを含む、請求項８に記載の方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111933787B (zh) * 2020-08-20 2022-09-06 中国科学院上海微系统与信息技术研究所 超导连接通道及其制备方法
US11882771B2 (en) * 2021-10-18 2024-01-23 International Business Machines Corporation Smooth metal layers in Josephson junction devices

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018075117A2 (en) 2016-08-16 2018-04-26 Northrop Grumman Systems Corporation Preclean methodology for superconductor interconnect fabrication
WO2018097925A1 (en) 2016-11-28 2018-05-31 Northrop Grumman Systems Corporation Method of forming a superconductor interconnect structure

Family Cites Families (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5510401A (en) 1978-06-30 1980-01-24 Gnii Pi Redkometa Apparatus for pulling up single crystal on seed fron melt
CA1209886A (en) 1982-01-11 1986-08-19 Thomas W. Bleeks Peroxide selective stripping compositions and method
JPS61233691A (ja) 1985-04-10 1986-10-17 Mitsui Toatsu Chem Inc アルキルアルミの安定な保存方法
JPS6281075A (ja) 1985-10-04 1987-04-14 Fujitsu Ltd ジヨセフソン集積回路の製造方法
JPS63130792A (ja) 1986-11-21 1988-06-02 Matsuda Metal Kogyo Kk 電解装置
US4960751A (en) 1987-04-01 1990-10-02 Semiconductor Energy Laboratory Co., Ltd. Electric circuit having superconducting multilayered structure and manufacturing method for same
JPS6464274A (en) 1987-09-03 1989-03-10 Agency Ind Science Techn Tunnel type josephson junction
JPH02322A (ja) * 1987-11-16 1990-01-05 Semiconductor Energy Lab Co Ltd 超伝導体装置の作製方法
JPH025580A (ja) 1988-06-24 1990-01-10 Canon Inc 超伝導ビデオ検波素子
US4904341A (en) * 1988-08-22 1990-02-27 Westinghouse Electric Corp. Selective silicon dioxide etchant for superconductor integrated circuits
JPH02141569A (ja) 1988-11-24 1990-05-30 Hitachi Ltd 超伝導材料
US5055158A (en) 1990-09-25 1991-10-08 International Business Machines Corporation Planarization of Josephson integrated circuit
JPH0697111A (ja) * 1992-09-11 1994-04-08 Sony Corp バリアメタルの形成方法
JP3147666B2 (ja) 1994-07-21 2001-03-19 株式会社村田製作所 積層電子部品およびその製造方法
US5818071A (en) 1995-02-02 1998-10-06 Dow Corning Corporation Silicon carbide metal diffusion barrier layer
US5807785A (en) * 1996-08-02 1998-09-15 Applied Materials, Inc. Low dielectric constant silicon dioxide sandwich layer
JP3120742B2 (ja) 1996-11-20 2000-12-25 日本電気株式会社 超伝導回路及びその製造方法
EP0909340B1 (de) 1996-12-06 2003-03-19 Theva Dünnschichttechnik GmbH Schichtmaterial sowie vorrichtung und verfahren zum herstellen von schichtmaterial
JP3190289B2 (ja) 1997-10-06 2001-07-23 アイシン化工株式会社 アキュムレータ
TW437040B (en) 1998-08-12 2001-05-28 Applied Materials Inc Interconnect line formed by dual damascene using dielectric layers having dissimilar etching characteristics
KR100283858B1 (ko) 1998-10-22 2001-04-02 정명세 초전도 소자 제조방법
US6184477B1 (en) 1998-12-02 2001-02-06 Kyocera Corporation Multi-layer circuit substrate having orthogonal grid ground and power planes
JP3419348B2 (ja) 1999-06-28 2003-06-23 日本電気株式会社 集積回路素子接続用ケーブルおよびその製造方法
KR20010021278A (ko) 1999-08-12 2001-03-15 조셉 제이. 스위니 자가 스퍼터링에 사용되는 후방 냉각 가스
US8696875B2 (en) 1999-10-08 2014-04-15 Applied Materials, Inc. Self-ionized and inductively-coupled plasma for sputtering and resputtering
US6280201B1 (en) 2000-01-21 2001-08-28 Hewlett-Packard Company Laminated 90-degree connector
JP2002043640A (ja) 2000-07-31 2002-02-08 Fujitsu Ltd 超伝導接合素子及びその製造方法
US6378757B1 (en) 2001-01-31 2002-04-30 Agilent Technologies, Inc. Method for edge mounting flex media to a rigid PC board
US6365518B1 (en) 2001-03-26 2002-04-02 Applied Materials, Inc. Method of processing a substrate in a processing chamber
JP2002299705A (ja) 2001-03-29 2002-10-11 Yamaguchi Technology Licensing Organization Ltd 微小面積トンネル接合の作製方法
AUPR515301A0 (en) 2001-05-22 2001-06-14 Commonwealth Scientific And Industrial Research Organisation Process and apparatus for producing crystalline thin film buffer layers and structures having biaxial texture
US6482656B1 (en) 2001-06-04 2002-11-19 Advanced Micro Devices, Inc. Method of electrochemical formation of high Tc superconducting damascene interconnect for integrated circuit
JPWO2003079429A1 (ja) 2002-03-15 2005-07-21 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6656840B2 (en) 2002-04-29 2003-12-02 Applied Materials Inc. Method for forming silicon containing layers on a substrate
US6803309B2 (en) 2002-07-03 2004-10-12 Taiwan Semiconductor Manufacturing Co., Ltd Method for depositing an adhesion/barrier layer to improve adhesion and contact resistance
CN1742525B (zh) 2003-01-22 2010-09-29 日本电气株式会社 电路基板装置及布线基板间的连接方法
JP2004232054A (ja) 2003-01-31 2004-08-19 Sony Corp スパッタ装置及びスパッタ方法
US8241701B2 (en) 2005-08-31 2012-08-14 Lam Research Corporation Processes and systems for engineering a barrier surface for copper deposition
US7278855B2 (en) 2004-02-09 2007-10-09 Silicon Pipe, Inc High speed, direct path, stair-step, electronic connectors with improved signal integrity characteristics and methods for their manufacture
DE102004037089A1 (de) 2004-07-30 2006-03-16 Advanced Micro Devices, Inc., Sunnyvale Technik zur Herstellung einer Passivierungsschicht vor dem Abscheiden einer Barrierenschicht in einer Kupfermetallisierungsschicht
US20060075968A1 (en) * 2004-10-12 2006-04-13 Applied Materials, Inc. Leak detector and process gas monitor
US20070184656A1 (en) 2004-11-08 2007-08-09 Tel Epion Inc. GCIB Cluster Tool Apparatus and Method of Operation
US7820020B2 (en) 2005-02-03 2010-10-26 Applied Materials, Inc. Apparatus for plasma-enhanced physical vapor deposition of copper with RF source power applied through the workpiece with a lighter-than-copper carrier gas
EP1851794A1 (en) 2005-02-22 2007-11-07 ASM America, Inc. Plasma pre-treating surfaces for atomic layer deposition
US7341978B2 (en) * 2005-03-04 2008-03-11 Lsi Logic Corporation Superconductor wires for back end interconnects
KR100643853B1 (ko) 2005-06-04 2006-11-14 삼성전자주식회사 반도체 소자의 다마신 배선 형성 방법 및 이에 의해 제조된반도체 소자
JP4967354B2 (ja) 2006-01-31 2012-07-04 東京エレクトロン株式会社 シード膜の成膜方法、プラズマ成膜装置及び記憶媒体
WO2007092856A2 (en) 2006-02-06 2007-08-16 Tel Epion Inc. Copper interconnect wiring and method and apparatus for forming thereof
JP5008345B2 (ja) 2006-06-16 2012-08-22 中本 明 蓄電池用バッテリー液またはその補充液
US7776748B2 (en) 2006-09-29 2010-08-17 Tokyo Electron Limited Selective-redeposition structures for calibrating a plasma process
US7682966B1 (en) 2007-02-01 2010-03-23 Novellus Systems, Inc. Multistep method of depositing metal seed layers
US20080311711A1 (en) 2007-06-13 2008-12-18 Roland Hampp Gapfill for metal contacts
US7659197B1 (en) 2007-09-21 2010-02-09 Novellus Systems, Inc. Selective resputtering of metal seed layers
JP2009111306A (ja) 2007-11-01 2009-05-21 Hitachi Ltd ジョセフソン接合を備えた電子デバイスとその製造方法
JP5455538B2 (ja) 2008-10-21 2014-03-26 キヤノン株式会社 半導体装置及びその製造方法
US8951808B2 (en) 2009-02-27 2015-02-10 D-Wave Systems Inc. Systems and methods for fabrication of superconducting integrated circuits
JP2011164068A (ja) 2010-02-15 2011-08-25 Nippon Telegr & Teleph Corp <Ntt> 超伝導光検出素子
US9780764B2 (en) 2010-04-05 2017-10-03 Northrop Grumman Systems Corporation Phase quantum bit
US9768371B2 (en) * 2012-03-08 2017-09-19 D-Wave Systems Inc. Systems and methods for fabrication of superconducting integrated circuits
US9136096B2 (en) 2012-07-27 2015-09-15 Varian Semiconductor Equipment Associates, Inc. Three dimensional metal deposition technique
CN103199254B (zh) 2013-04-03 2016-08-10 深圳市贝特瑞新能源材料股份有限公司 一种锂离子电池石墨负极材料及其制备方法
US9297067B2 (en) * 2013-12-20 2016-03-29 Intermolecular, Inc. Fluorine passivation of dielectric for superconducting electronics
US9425376B2 (en) * 2013-12-23 2016-08-23 Intermolecular, Inc. Plasma cleaning of superconducting layers
US20150179914A1 (en) * 2013-12-23 2015-06-25 Intermolecular Inc. Annealed dielectrics and heat-tolerant conductors for superconducting electronics
US9634224B2 (en) 2014-02-14 2017-04-25 D-Wave Systems Inc. Systems and methods for fabrication of superconducting circuits
JP5940199B1 (ja) * 2015-06-26 2016-06-29 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
US9653398B1 (en) 2015-12-08 2017-05-16 Northrop Grumman Systems Corporation Non-oxide based dielectrics for superconductor devices
US10763419B2 (en) * 2017-06-02 2020-09-01 Northrop Grumman Systems Corporation Deposition methodology for superconductor interconnects

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018075117A2 (en) 2016-08-16 2018-04-26 Northrop Grumman Systems Corporation Preclean methodology for superconductor interconnect fabrication
WO2018097925A1 (en) 2016-11-28 2018-05-31 Northrop Grumman Systems Corporation Method of forming a superconductor interconnect structure

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