KR20210066902A - 초전도체 상호접속 구조 제조를 위한 전세정 및 유전층 적층 방법 - Google Patents

초전도체 상호접속 구조 제조를 위한 전세정 및 유전층 적층 방법 Download PDF

Info

Publication number
KR20210066902A
KR20210066902A KR1020217013420A KR20217013420A KR20210066902A KR 20210066902 A KR20210066902 A KR 20210066902A KR 1020217013420 A KR1020217013420 A KR 1020217013420A KR 20217013420 A KR20217013420 A KR 20217013420A KR 20210066902 A KR20210066902 A KR 20210066902A
Authority
KR
South Korea
Prior art keywords
dielectric layer
superconducting
interconnect
forming
layer
Prior art date
Application number
KR1020217013420A
Other languages
English (en)
Other versions
KR102657264B1 (ko
Inventor
브라이언 파울 와그너
크리스토퍼 에프. 커비
마이클 레니
제임스 티. 켈리어
카이후트 림
Original Assignee
노스롭 그루먼 시스템즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 노스롭 그루먼 시스템즈 코포레이션 filed Critical 노스롭 그루먼 시스템즈 코포레이션
Publication of KR20210066902A publication Critical patent/KR20210066902A/ko
Application granted granted Critical
Publication of KR102657264B1 publication Critical patent/KR102657264B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76891—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by using superconducting materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H01L21/02074—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a planarization of conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53285—Conductive materials containing superconducting materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H01L39/2406—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00—Superconducting devices
    • H10N60/01—Manufacture or treatment
    • H10N60/0156—Manufacture or treatment of devices comprising Nb or an alloy of Nb with one or more of the elements of group IVB, e.g. titanium, zirconium or hafnium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02697—Forming conducting materials on a substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Superconductor Devices And Manufacturing Methods Thereof (AREA)

Abstract

초전도 소자 상호접속 구조를 형성하는 방법이 제공된다. 이 방법은 기판을 덮는 제1 유전층을 형성하는 단계와 이 제1 유전층 내에 초전도 상호접속 구조를 형성하는 단계를 포함한다. 초전도 상호접속 부재는 제1 유전층의 상면과 정렬되는 상면을 포함하여 제1 상호접속층을 형성한다. 초전도 소자 상호접속 구조는 유전층 적층 챔버로 이송된다, 방법은 유전층 적층 챔버 내에서 제1 상호접속층의 상면에 세정 공정을 수행하여 제1 상호접속층의 상면으로부터 산화물을 제거하는 단계와, 유전층 적층 챔버 내에서 제1 상호접속층 상에 제2 유전층을 적층하는 단계를 더 포함한다.

Description

초전도체 상호접속 구조 제조를 위한 전세정 및 유전층 적층 방법
관련 출원들
본원은 2018년 11월 1일자로 출원된 미국특허출원 제16/178306호에 대한 우선권을 주장하는 바, 이는 그 전체로서 이 명세서에 포함되어 있다.
정부 공익(GOVERNMENT INTEREST)
본 발명은 미국정부 계약번호(US Contract Number) 제30080984호에 따라 이뤄졌다. 이에 따라 미국정부는 본 발명에 대해 이 계약에 규정된 바와 같은 권리들을 갖는다.
기술분야
본 발명은 일반적으로 초전도체(superconductor)에 관한 것으로, 더 구체적으로는 초전도체 상호접속 구조(interconnect) 제조를 위한 전세정(preclean) 및 유전층(dielectric) 적층 방법에 관한 것이다.
초전도 회로(superconducting circuit)는 통신 신호 무결성(integrity) 또는 연산력이 필요한 국가보안 응용분야들에 현저한 강화를 제공할 것으로 기대되는 양자 연산(quantum computing) 및 암호화 응용분야(cryptography application)에 제안되는 선도 기술들 중의 하나이다. 이들은 100 켈빈 미만에서 작동된다. 초전도 소자(superconducting device)의 제조에 대한 노력은 초전도체 소자의 대량생산에 대해 거의 공표되지 않고 주로 대학과 정부 연구소에 한정되어 왔다. 이에 따라 이 연구소들에서 초전도 소자를 제조하는 데 사용된 많은 방법들은 신속하고 지속적인 생산이 불가능한 공정 또는 설비들을 사용하였다, 최근 통상적인 반도체 공정들에 사용되는 것들과 유사한 기법들을 사용하여 초전도 회로를 대량생산하고자 하는 움직임이 있어왔다.
잘 알려진 한 반도체 공정은 다층 상호접속 스택(interconnect stack) 내의 접점(contact) 및 도선(conductive line)들을 형성하여 집적회로의 다른 층들에 걸쳐 소자들을 서로 접속하는 것이다. 접점 및 도선들을 형성하는 이런 공정의 하나는 이중 상감(dual damascene) 공정으로 알려져 있다. 이 기법은 최근 초전도 회로의 형성에 시도되어 왔다. 이중 상감 반도체 회로의 제조 동안, 비아/트렌치(via/trench) 구조들이 패터닝되고(patterned) 식각되어(etched) (예를 들어 니오븀, 탄탈륨, 알루미늄 등의) 금속으로 충전된 다음, 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정을 사용하여 연마된다(posh back). 이어서 다음 층(level)의 유전층이 적층되고 이 시퀀스가 다시 시작되어 다층 상호접속 스택을 구축한다.
이 CMP 공정에서와 함께 다음 유전층을 적층하기 전에 산소에 노출되면 접점과 도선들이 산화될 수 있는데, 이는 성능을 저하시킨다.
한 실시예(example)에서, 초전도체 소자 상호접속 구조를 형성하는 방법이 제공된다. 이 방법은 기판을 덮는(overlying) 제1 유전층을 적층하는 단계와, 제1 유전층 내에 초전도 상호접속 부재(superconducting interconnect element)를 형성하는 단계를 포함한다. 초전도 상호접속 부재는 제1 유전층의 상면과 정렬되어 제1 상호접속층을 형성하는 상면을 포함한다. 초전도체 소자 상호접속 구조는 유전층 적층 챔버 내로 이송된다. 방법은 또한 유전층 적층 챔버 내의 제1 상호접속층의 상면 상에 세정 공정을 수행하여 제1 상호접속층의 상면으로부터 산화물(oxidization)을 제거하는 단계와, 유전층 적층 챔버 내의 제1 상호접속층 상에 제2 유전층을 적층하는 단계를 더 포함한다.
다른 실시예에서, 초전도체 소자 상호접속 구조를 형성하는 방법이 제공된다. 이 방법은 유전층 적층 챔버 내에서 초전도 상호접속층을 위치시키는(disposing) 단계를 포함한다. 이 초전도 상호접속층은 제1 유전층의 상면과 정렬되는 상면을 가지는 초전도 접점 또는 도선들을 포함하는데, 초전도 접점 또는 도선들의 상면은 산화층(oxidized layer)을 가지고 제1 유전층의 상면도 산화층을 가진다. 3불화질소(NF3) 가스가 NF3 가스 플라즈마 세정 식각을 유도하도록 설정된 식각 조건으로 소정 기간 동안 유전층 적층 챔버 내로 도입되어 초전도 접점 및 도선의 산화층과 제1 유전층의 산화층을 제거한다. NF3 가스가 유전층 적층 챔버로부터 배기되고 초전도 상호접속층 상에 제2 유전층이 적층된다.
도 1은 초전도 소자 상호접속 구조의 단면도,
도 2는 제조의 초기 단계들에서의 초전도체 구조의 한 예의 개략 단면도.
도 3은 감광 재질 층이 적층 및 패터닝된 후, 식각 챔버에서 식각 공정을 받는 동안의 도 2의 구조의 개략 단면도,
도 4는 식각 공정 이후 감광 재질 층이 박리된 후의 도 3의 구조의 개략 단면도,
도 5는 재질 적층 챔버 내에서 접점 재질의 충전 후 도 4의 구조의 개략 단면도,
도 6은 화학적 기계적 연마를 받는 중인 도 5의 구조의 개략 단면도,
도 7은 유전층 적층 챔버 내에 위치되어 전세정 공정을 받는 중인 도 6의 구종의 개략 단면도,
도 8은 유전층 적층 챔버 내에 위치되어 배기 공정을 받는 중의 도 7의 구조의 개략 단면도,
도 9는 유전층 적층 챔버 내에 위치되어 유전층 적층 공정을 받는 중의 도 8의 구조의 개략 단면도,
도 10은 산화물 깊이 대 산소 농도(atoms/CC)의 2차 이온 질량분석(Secondary Ion Mass Spectrometer; SIMS) 데이터 그래프.
본 발명은 초전도체 상호접속 구조와 이를 형성하는 방법을 목표로 한다. 이 방법은 다음 층(level)의 유전층 내에 금속 상호접속 부재들을 밀봉(encapsulation)하기 전에 (예를 들어 도선, 접점 등) 초전도 금속 상호접속 부재들과 층간 절연층(interlayer dielectric; ILD) 표면들의 산화물 층(oxide layer)을 제거하는 전세정 공정(preclean process)을 포함한다. 산화물들은 화학적 기계적 연마 공정(chemical mechanical process; CMP)의 결과, 및/또는 초전도 상호접속 구조의 진공 환경 외부의 산소로의 노출의 결과일 수 있다. 한 실시예(example)에서, 이 방법은 고밀도 다층 상호접속 서브미크론 기술을 구현(scaling into)하기 위해 플라즈마 전세정 공정을 이중 상감 공정(dual damascene process)에 통합한다. 이 방법은 이중 상감 공정에서 다음 유전층 적층에 앞서 3불화질소(NF3) 가스 기반 현장(in-situ) 플라즈마 전세정 식각(etch) 공정을 채택함으로써 금속 상호접속 부재들과 기저 층(underlying layer) 상의 ILD 표면의 평활하게 세정된 표면을 보장할 수 있다.
전형적인 상감 초전도 제조 아키텍처에서, 금속 상호접속층 산화물(전형적으로 산화니오븀) 및 ILD 표면 산화물의 식각에 의한 산화물 제거는 동일한 메인프레임(mainframe) 상의 적층 챔버(deposition chamber)와 분리되어 진공 내에서(in vacuo) 이송이 이뤄지는 식각 챔버를 사용하거나 또는 웨이퍼가 메인프레임들 간에 이송되는 다른 메인프레임 상의 산화물 식각 챔버를 사용한다. 어느 경우에건 진공에 가깝게 이송되더라도 이송 동안 표면들 상에 산화물이 형성된다.
이 명세서에는 단일한 유전층 적층 챔버 내에서 초전도체 구조의 실리콘(Si), 유전층, 또는 금속 표면의 오염물들과 기저(overlying) 유전층의 잔류물(deposition)을 식각에 의해 전세정하는 시스템 및 방법이 개시된다. 이 공정은 초전도 상호접속 구조들의 유전층 적층 전에 표면 산화물들을 제거하는 점에 있어 특히 중요성을 가진다. 이 표면 산화물의 제거는 초전도 전자회로 제조 공정에 있어 다음 개선들을 지원하는데: 후속 공정 동안 (예를 들어 니오븀 등의) 초전도 금속화(metallization)에 확산되어 들어갈 수 있는 산소 원(oxygen source)들을 접촉면(interface)에서 제거하여 상호접속 구조의 임계전류(critical current; Ic) 성능을 저하시키고; 조지프슨 접합(Josephson Junction) 금속층(metallization)의 적층 동안 이 구조들의 수율(yield)과 균일성, 및 반복성(repeatability)을 저하시키는 원치 않는 산화물 층의 제거; 및 초전도 회로 부재들의 유효 손실 탄젠트(effective loss tangent)를 저하시키는 유전층 재질과 초전도 궤적(superconducting trace)들 간의 고손실 접촉면 산화물들의 제거.
한 실시예에서, 시스템은 단일한 PECVD 챔버 내에서 독립적인 전세정 공정과 유전층 적층 공정 양자를 지원하는 플라즈마 강화 화학적 기상증착(plasma enhanced chemical vapor deposition; PECVD) 플랫폼을 구비한다. 표준 공정(Process of Record; POR)은 두 챔버들, 1) 전세정 챔버 및 2) 적층 챔버를 사용한다. 본 발명은 전세정 및 적층 공정 양자를 단일한 챔버 내로 통합하는데, 그러면 외부 식각 챔버로부터 적층 챔버로 이송하는 동안의 어떤 추가적 산화가 방지된다. 본 발명 시스템 및 방법의 의도는 표면 산화물/오염물 및 유전층 잔류물을 단일한 챔버 내에서 식각할 능력을 구축함으로써 원치 않는 산화물을 제거하는 것이다. 이 기법은 청정한 웨이퍼 표면이 유전층 적층 이전, 예를 들어 집속 설비(cluster tool)들에 채택된 이송/완충(transfer/buffer) 챔버들 내의 산화 환경에 노출되는 것을 방지한다.
도 1은 예를 들어 웨이퍼의 일부 상에 형성된 초전도 상호접속 구조(10)의 단면을 도시한다. 초전도 상호접속 구조(10)는 기판(12)을 덮는(overlying) 활성층(active layer; 14)을 포함한다. 기판(12)은 실리콘, 유리, 또는 다른 기판 재질로 구성될 수 있다. 활성층(14)은 접지 층(ground layer) 또는 소자 층(device layer)이 될 수 있다. 제1 유전층(dielectric layer)(16)이 활성층(14)을 덮고, 제2 유전층(18)이 제1 유전층(16)을 덮는다. 제1 및 제2 유전층(16, 18) 양자는 비 산화물 기반의 유전 재질로 구성될 수 있다. 제1 도선(conductive line)(20)이 제1 유전층에 매립된다. 제1 접점(conductive contact)(22)이 제1 단에서 제1 도선(20)으로부터 제2 유전층(18) 내의 제2 도선(24)으로 연장되고, 제2 접점(26)이 제2단에서 제1 도선(20)으로부터 제2 유전층(18) 내의 제3 도선(28)으로 연장된다, 제3 유전층이 제2 도선(24)과, 제3 도선(28)과, 및 제2 유전층(18)을 덮는다. 각 유전층은 질화실리콘, 비정질(amorphous) 실리콘, 또는 비정질 탄화실리콘(silicone carbide; SiC) 등의 비 산화물 기반 유전 재질로 구성될 수 있다.
각 접점 및 도선은 니오븀 등의 초전도 재질로 구성된다. 이 명세서에 기재된 세정 공정은, 세정 공정과 제3 유전층의 적층 공정이 단일한 유전층 적층 챔버 내에서 수행되어 제3 유전층의 적층 이전에 수행된다. 세정 공정은 또한, 세정 공정과 제2 유전층의 적층 공정이 단일한 유전층 적층 챔버 내에서 수행되어 제2 유전층의 적층 이전에 수행될 수도 있다.
이제 도 2-9를 참조하여, 도 1의 초전도 소자의 상호접속 구조들의 형성에 연계하여 그 제조가 논의된다. 이 실시예는 절연 유전층 내에 초전도 금속의 단일 또는 이중 상감 층의 어는 것의 형성으로 시작되는 공정 흐름에 관해 논의되는 것 역시 이해해야 할 것이다. 이 실시예는 유전 박막을 식각해 하부(bottom) 도선들을 형성하는 단일 상감 트렌치에 이어 상부(top) 도선들을 형성하는 이중 상감 공정에 관해 설명될 것이다.
도 2는 제조의 초기 단계들에 있는 초전도체 구조(40)의 단면을 도시한다. 초전도체 구조(40)는 하나 이상의 유전층들 내에 비아(via) 및 트렌치(trench)들을 형성하기 위한 식각 챔버 내에 위치한다. 초전도체 구조(40)는 기저의(underlying) 기판(50)을 덮는 접지 층 또는 소자 층 등의 활성층(52)을 포함한다. 기저의 기판(50)은 예를 들어 활성층(52)과 후속으로 덮는 층들에 기계적 지지를 제공하는 실리콘 또는 유리 웨이퍼가 될 수 있다. 제1 유전층(54)은 활성층(52) 상에 형성된다. 상호접속층을 제공하기에 적절한 두께로의 저압 화학적 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD), 플라즈마 강화 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD), 고밀도 플라즈마 화학적 기상 증착(High Density Plasma Chemical Vapor Deposition; HDPCVD), 스퍼터링(sputtering) 또는 스핀 도포(spin-on) 기법 등의 어떤 적절한 기법이 제1 유전층(54)의 형성에 채택될 수 있다. 이와는 달리, 활성층(52)이 생략되는 실시예들에서는 제1 유전층(54)이 기판(50) 상에 직접 형성될 수 있다. 도선(56)은 제1 유전층(54) 내에 위치하고 제1 유전층(54)의 상면과 같은 높이의(flush with) 상면을 갖는다. 도선(56)은 단일 상감 공정으로 형성되어, 다음 유전층의 적층 전에 세정 공정을 거친다.
세정 공정은 다음 유전층(58)이 적층되기 전에 도선(56) 표면에서 어떤 산화물을 제거하는 현장(in situ) 플라즈마 NF3 세정이다. 이 공정은 도 6-9를 참조하여 더 상세히 설명할 것이다. 제2 유전층(58)은 제1 유전층(54)을 덮으며, 제2 유전층(58)의 상면으로부터 제1 유전층(54) 내에 위치하는 도선(56)의 상면까지 연장되는 한 쌍의 비아(60)들을 포함한다. 제1 유전층(54) 및 제2 유전층(56)에 채택되는 재질은 비 산화물 기반 유전 재질로 구성될 수 있다. 한 쌍의 비아(60)들은 이중 상감 공정의 제1 부분(portion)에서 형성되었다. 도 3은 이중 상감 공정의 제2 부분을 도시한다. 도 3에 도시된 바와 같이, 감광 재질 층(photoresist material layer; 62)이 구조를 덮도록 도포되어 감광 재질 층(62) 내에 트렌치 패턴에 따른 트렌치 개구(opening)(64)들을 패터닝 및 현상하여 노출시킨다. 감광 재질 층(62)은 감광 재질 층(62)을 패터닝하는 데 사용된 광(radiation)의 파장에 따라 변화되는 두께를 가질 수 있다. 감광 재질 층(62)은 제2 유전층(58) 상에 스핀 코팅(spin-coating) 또는 스핀 캐스팅(spin casting) 증착 기법을 통해 형성되고, (예를 들어 극자외선(deep ultraviolet; DUV)의 조사(irradiation) 등으로) 선택적으로 조사되어, 현상됨으로써 트렌치 개구(64)들을 형성한다.
도 3은 또한 제2 유전층(58) 상에 (예를 들어 이방성(anisotropic) 반응성 이온 식각(reactive ion etching; RIE) 등의) 식각(200)을 수행하여 감광 재질 층(62) 내의 트렌치 패턴에 기반하는 제2 유전층(58) 내의 연장된 트렌치 개구(68)(도 4)를 형성하는 것도 도시한다. 식각(200)은 건식 식각이 될 수 있으며 기저의 제2 유전층(58)을 기저의 도선(56) 및 이를 덮는 감광 재질 층(62)보다 더 빠른 속도로 선택적 식각하는 식각액(etchant)을 채택한다. 예를 들어, 제2 유전층(58)은 평행 판 RIE 장치 등의 상업적으로 입수 가능한 식각장치(etcher), 또는 이와는 달리, 패터닝된 감광 재질 층(62)의 마스크 패턴을 복제함으로써 연장된 트렌치 개구(64)를 생성하는 전자 사이클론 공명(electron cyclotron resonance; ECR) 플라즈마 반응기(reactor) 내에서 플라즈마 가스(들), 이 명세서에서는 불소 이온들을 포함하는 4불화탄소(CF4)로 이방성 식각될 수 있다. 감광 재질 층(62)은 그 다음 (예를 들어 O2 플라즈마 내의 애싱(ashing) 등으로) 박리되어(stripped) 도 4에 도시된 구조가 결과된다.
다음 도 5에 도시된 바와 같이, 구조가 재질 적층 챔버 내에 위치되어 비아 개구(66)와 트렌치 개구(68) 내에 니오븀 등의 초전도 재질(70)을 적층하여 도 5에 도시된 결과적 구조를 형성하는 점점 재질 충전(contact material fill)(단계)을 받게 된다. 접점 재질 충전은 표준적인 접점 재질 적층(과정)을 사용하여 적층될 수 있다. 접점 재질 충전에 이어, 초전도 재질(70)은 연마 챔버(polish chamber; 120)에 위치되어 화학적 기계적 연마(chemical mechanical polishing; CMP)를 통해 유전층(58)의 표면 높이(level)까지 연마되어 금속 상호접속 구조들의 일부를 형성하는 도선(74) 및 접점(72)을 형성함으로써 도 6의 결과적 구조를 제공한다.
그러나 CMP 공정 동안, 산화물 표면(76)이 금속의 표면 상에 약 70 Å의 두께까지 성장하여 CMP 공정이 완료된 이후 잔류될 수 있다. 이 산화물은 예를 들어 CMP 공정에서의 수산화암모늄(ammonium hydroxide)과 과산화수소(hydrogen peroxide)의 존재에 의해 성장한다. 니오븀이 금속으로 채택된 경우, 산화니오븀이 형성된다. 산화니오븀의 존재는 초전도 회로의 성능을 저하(금속 도선들에서의 손실)시키므로 다음 유전층의 적층 전에 제거할 필요가 있다. (예를 들어 질화실리콘 등의) 실리콘 산화물이 적층된 유전층 표면에 형성된다. 이 산화니오븀과 실리콘 산화물의 존재는 전형적으로 비정질 산화물에 연계된 다양한 RF 손실 기구를 통해 초전도 회로의 성능을 저하시키므로 다음 유전층의 적층 전에 제거될 필요가 있다.
이어서 결과적 구조가 유전층 적층 챔버(130)에 위치되어 도 7-9에 도시된 바와 같이 진공 공정 및 유전층 적층 공정이 후속되는 전세정 공정을 겪게 된다. 결과적 구조는 CMP 챔버에서 반출되어 유전층 적층 챔버로 이동할 때 산소에의 노출에 의한 초전도 재질 상의 산화물 표면층 또는 CMP 공정에서 형성된 산화물 층(oxide layer)에 추가되는 산화층(oxidized layer)을 가질 수 있다. 전세정 공정의 목적은 다음 층(level)의 유전층에 밀봉되기 전에 금속 산호접속 구조 표면과 유전층 상면들로부터 이 산화물 층들을 제거하는 것이다.
도 7에 도시된 바와 같이, 유전층 적층 챔버(130)는 아르곤 흐름 제어 장치(340)에 기반한 유량으로 유전층 적층 챔버(130)에 아르곤(Ar) 가스를 제공하는 아르곤 공급원(source)(330)과, NF3 흐름 제어 장치(360)에 기반한 유량으로 유전층 적층 챔버(130)에 NF3 가스를 제공하는 3불화질소(NF3) 공급원(350)을 포함한다. 유전층 적층 챔버(130)는 또한 챔버(130) 내부의 압력을 설정하는 압력 컨트롤러(300)와, 유전층 적층 챔버(130) 내의 출력을 설정하는 RF 출력 컨트롤러(310)와, 유전층 적층 챔버(130) 내의 온도를 설정하는 온도 컨트롤러(320)를 포함한다. 한 실시예에서, 유전층 적층 챔버는 Centura사의 메인프레임에 부착된 Applied Materials사의 (모델명) DxZ 플라즈마 강화 화학적 기상 증착(plasma enhanced chemical vapor deposition; PECVD) 챔버이다. 그러나 이 공정은 NF3 가스 및 플라즈마를 사용할 수 있게 적절히 구성된 수많은 다른 PECVD 챔버들에서도 사용될 수 있다.
이 실시예에서, NF3 플라즈마는 평행 판(플라즈마)이며 원격(remote) 플라즈마가 아니다, 플라즈마는 상판(131)으로부터 웨이퍼를 파지하는 척(chuck)이 될 수 있는 하판(131)으로 향하게 된다. 전형적으로 원격 플라즈마 NF3 식각/세정은 챔버 벽 세정에 사용되며 적층 챔버 내에 존재하는 웨이퍼의 공정 식각 가스로는 사용되지 않는다. 그러나 원격 NF3 플라즈마 역시 전세정 공정에 사용될 수 있다.
한 실시예에서, 웨이퍼는 이송 챔버를 통해 유전층 적층 챔버(130)로 이송된다. 웨이퍼가 유전층 적층 챔버(130) 내에 위치되고 나면 가스가 흘러 압력이 안정되고 난 다음, 플라즈마가 점화되어 ILD와 초전도 상호접속 금속의 표면에 형성된 산화물(76)들을 식각하는 전세정 공정(220)을 수행한다. 전형적인 공정 조건은 NF3 및 아르곤(Ar) 가스 혼합물을 사용한다. 추가적으로 N2가 가스 혼합물에 첨가될 수 있다. 한 실시예에서, NF3 산화물 전세정 식각 공정 조건은 다음과 같은데: NF3 흐름은 약 25 sccm(분당 표준 cc; standard cubic centimeters per minute) 내지 약 45 sccm으로 설정되고, Ar 흐름은 약 1050 sccm 내지 1250 sccm으로 설정되며, (적용되었다면) N2 흐름은 약 0 내지 200 sccm으로 설정되고, 출력은 약 700W로 설정되며, 압력은 약 1.5 Torr로 설정되고, 그리고 공정 시간은 10초보다 크게 설정된다. 대표적 식각 속도는 전형적인 공정 온도가 약 400℃로 설정되었을 때 약 300 Å/min 내지 850 Å/min이다.
NF3 전세정 공정이 완료되고 나면, 공정 가스들은 도 8에 도시된 바와 같이 펌프(390)에 의해 화살표 78을 따른 방향으로 펌핑됨으로써 가스들이 배기되어 챔버(130)를 유전층 적층 공정을 위해 준비한다. 한 실시예에서, 모든 공정 가스들은 유전층 적층 공정 이전에 배기된다. 다른 실시예에서는, NF3 및 Ar 가스들만이 배기되는 반면 N2 가스는 펌핑 공정 동안 계속 흐른다. 중요한 것은 전세정 공정에서 식각된 웨이퍼가 진공 공정과 후속 유전층 적층 공정 전체에 걸쳐 적층 챔버 내에 남아 있다는 것이다. 전형적으로 진공 공정은 완료까지 약 5초가 걸릴 수 있다.
다음 도 9에 도시된 바와 같이, 전세정 공정에서 식각된 웨이퍼 표면 산화물(76)이 유전층 적층 공정(230)을 겪음으로써 PECVD 적층된 유전층(80) 내에 밀봉된다(encapsulated). PECVD 유전층(80)은 상감 아키텍처에 기반하는 초전도 소자에 관련된, 질화실리콘, 비정질 실리콘, 비정질 SiC, 또는 어떤 다른 비 산화물 기반 PECVD 적층된 유전층이 될 수 있다.
이상의 기법들에서, 전세정 공정과 유전층 적층 공정 사이의 웨이퍼의 이송 챔버 내의 밀리토르(millitorr) 수준의 진공은 상호접속 금속(예를 들어 Nb) 및 ILD(예를 들어 질화실리콘) 양자의 표면 상에 표면 산화물을 재성장(regrow)시키기에 충분하다. 전형적으로 이 산화물은 대략 단분자층 두께(monolayer thick)여서 검출 한도가 산소에 대해 0.1% 미만인 2차 이온 질량분석(secondary ion mass spectrometry; SIMS) 등의 기법으로만 검출될 수 있다. x선 광전자 분광법(x-ray photoelectron spectroscopy) 및 에너지 분산 x선 분광법(energy dispersive x-ray spectroscopy)은 이 진공(in vacuo) 이송 단계 동안 유전층 및 금속 표면에 형성된 산소를 검출하기에 충분할 만큼 충분히 민감하지 못하다.
도 10은 산화물 깊이(oxide Depth) 대 산소 농도(atoms/CC)의 2차 이온 질량분석(Secondary Ion Mass Spectrometer; SIMS) 데이터 그래프를 도시한다. SIMS 데이터 그래프는 NF3 전세정이 유전층 표면 산화물을 두 챔버들을 사용하고 산화물 식각을 하지 않는 경우에 비해 유효한 최신의 표준 공정(process of record; POR)에 비견할만한 수준으로 유효하게 제거함을 보인다.
이상에 설명한 것은 본 발명의 실시예들이다. 본 발명을 설명할 목적의 모든 고려할 수 있는 구성요소 및 방법들의 조합을 설명하기는 물론 불가능하지만, 당업계에 통상의 기술을 가진 자라면 본 발명의 많은 추가적인 조합과 치환들이 가능함을 인식할 것이다. 이에 따라, 본 발명은 첨부된 청구항들을 포함하는 본 발명의 범위 내에 포함되는 모든 이런 변경, 수정, 및 변경들을 포괄할 것을 의도한 것이다.

Claims (19)

  1. 초전도 소자 상호접속 구조를 형성하는 방법으로:
    기판을 덮는 제1 유전층을 형성하는 단계;
    상기 제1 유전층 내에 초전도 상호접속 부재를 형성하는 단계로, 상기 초전도 상호접속 부재가 상기 제1 유전층의 상면과 정렬되는 상면을 가져 제1 상호접속층을 형성하는 단계;
    상기 초전도 소자 상호접속층을 유전층 적층 챔버 내로 이송하는 단계;
    상기 제1 유전층 내의 상기 제1 상호접속층 상에 세정 공정을 수행하여 상기 제1 상호접속층의 상면으로부터 산화물을 제거하는 단계; 및
    상기 유전층 적층 챔버 내의 상기 제1 상호접속층 상에 제2 유전층을 적층하는 단계를
    포함하는 초전도 소자 상호접속 구조 형성 방법.
  2. 제1항에 있어서,
    상기 세정 공정이 3불화질소(NF3) 기반 플라즈마 세정 식각 공정인 초전도 소자 상호접속 구조 형성 방법.
  3. 제1항에 있어서,
    상기 초전도 상호접속 부재가 니오븀으로 구성되는 초전도 소자 상호접속 구조 형성 방법.
  4. 제1항에 있어서,
    상기 제1 및 제2 유전층들이 비 산화물 기반 유전 재질로 구성되는 초전도 소자 상호접속 구조 형성 방법.
  5. 제4항에 있어서,
    상기 비 산화물 유전 재질이 질화실리콘, 비정질 실리콘, 탄화실리콘(SiC) 중의 하나인 초전도 소자 상호접속 구조 형성 방법.
  6. 제1항에 있어서,
    상기 제1 유전층의 상면과 정렬되는 상면을 갖는 초전도 상호접속 부재를 형성하여 제1 상호접속층을 구성하는 단계가, 상기 제1 유전층 내에 개구들을 형성하는 단계와, 접점 재질 충전을 충전하여 상기 형성된 개구들을 채우는 단계와, 화학적 기계적 연마(CMP)를 수행하여 상기 초전도 상호접속 부재의 상면을 상기 제1 유전층의 상면과 정렬시키는 단계를 포함하고, 상기 세정 공정이 상기 CMP로 유발된 상기 초전도 상호접속 부재 상면의 산화물을 제거하는 초전도 소자 상호접속 구조 형성 방법.
  7. 제1항에 있어서,
    상기 초전도 상호접속 부재가 제1 도선이고, 상기 제2 유전층 내에 제2 도선 및 제1 접점과 상기 제2 유전층 내에 제3 도선 및 제2 접점을 형성하는 단계를 더 포함하며, 상기 제1 및 제2 접점이 상기 제1 도선의 다른 부분들에 접속되는 초전도 소자 상호접속 구조 형성 방법.
  8. 제1항에 있어서,
    상기 세정 공정이:
    상기 유전층 적층 챔버의 압력을 약 1.5 T(Torr)로 설정하고, 이와 동시에 3불화질소(NF3) 가스를 약 25 분당 표준 cc(sccm) 내지 약 45 sccm, 아르곤을 약 1050 sccm 내지 1250 sccm의 유량으로 도입시키는 단계;
    상기 유전층 적층 챔버의 온도를 약 400℃로 설정하는 단계;
    상기 유전층 적층 챔버 내의 RF 출력을 약 700 와트(W)로 설정하는 단계;
    상기 제1 상호접속층의 표면을 약 10초 동안 약 300 내지 약 850 분당 옹스트롬(Å/min)의 식각 속도로 식각하는 단계; 및
    상기 제1 상호접속층 상에 제2 유전층을 적층하기 전에 상기 유전층 적층 챔버로부터 상기 NF3 가스 및 Ar 가스를 배기하는 단계를 포함하는
    초전도 소자 상호접속 구조 형성 방법.
  9. 제8항에 있어서,
    상기 NF3 가스 및 Ar 가스와 함께 질소(N2) 가스를 약 0 sccm 내지 약 200 sccm으로 도입시키는 단계를 더 포함하는 초전도 소자 상호접속 구조 형성 방법.
  10. 제8항에 있어서,
    상기 유전층 적층 챔버가 평행 판 플라즈마 강화 화학적 기상 증착(PECVD) 챔버인 초전도 소자 상호접속 구조 형성 방법.
  11. 초전도 소자 상호접속 구조를 형성하는 방법으로:
    초전도 상호접속층을 유전층 적층 챔버 내에 위치시키는 단계로, 상기 초전도 상호접속층이 제1 유전층의 상면과 정렬된 상면을 가지는 초전도 접점 또는 도선을 갖고, 상기 초전도 접점 또는 도선의 상면이 산화층을 가지며, 상기 제1 유전층의 상면이 산화층을 갖는 단계;
    상기 유전층 적층 챔버 내로 3불화질소(NF3) 가스를 도입시키는 단계;
    상기 NF3 가스로 소정의 가간 동안 플라즈마 세정 식각을 유발할 식각 조건들을 설정하여 상기 초전도 접점 또는 도선의 산화층과 상기 제1 유전층의 산화층을 제거하는 단계;
    상기 유전층 적층 챔버에서 상기 NF3 가스를 배기시키는 단계; 및
    상기 상호접속층 상에 제2 유전층을 적층하는 단계를 포함하는
    초전도 소자 상호접속 구조 형성 방법.
  12. 제11항에 있어서,
    상기 초전도 접점 또는 도선을 구성하도록 채택된 초전도 재질이 니오븀(Nb)이고, 상기 산화층이 산화니오븀이며, 상기 플라즈마 세정 식각이 상기 니오븀의 표면에서 산화층을 제거하여 청정한 니오븀 상면을 형성하고, 상기 제1 유전층에서 산화층을 제거하는 초전도 소자 상호접속 구조 형성 방법.
  13. 제11항에 있어서,
    상기 식각 조건들의 설정 단계가:
    상기 유전층 적층 챔버의 압력을 약 1.5 T(Torr)로 설정하는 한편, 이와 동시에 3불화질소(NF3) 가스를 약 25 분당 표준cc(sccm) 내지 약 45 sccm, 아르곤을 약 1050 sccm 내지 1250 sccm의 유량으로 도입시키는 단계;
    상기 유전층 적층 챔버의 온도를 약 400℃로 설정하는 단계;
    상기 유전층 적층 챔버 내의 RF 출력을 약 700 와트(W)로 설정하는 단계; 및
    상기 제1 상호접속층의 표면을 약 10초 동안 약 300 내지 약 850 분당 옹스트롬(Å/min)의 식각 속도로 식각하는 단계를 포함하는
    초전도 소자 상호접속 구조 형성 방법.
  14. 제13항에 있어서,
    상기 NF3 가스 및 Ar 가스와 함께 질소(N2) 가스를 약 0 sccm 내지 약 200 sccm으로 도입시키는 단계를 더 포함하는 초전도 소자 상호접속 구조 형성 방법.
  15. 제11항에 있어서,
    상기 제1 및 제2 유전층들이 비 산화물 기반 유전 재질로 구성되는 초전도 소자 상호접속 구조 형성 방법.
  16. 제15항에 있어서,
    상기 비 산화물 유전 재질이 질화실리콘, 비정질 실리콘, 탄화실리콘(SiC) 중의 하나인 초전도 소자 상호접속 구조 형성 방법.
  17. 제11항에 있어서,
    상기 초전도 상호접속층이 상기 제1 유전층에 개구들을 형성하고, 상기 형성된 개구들에 초전도 재질 충전을 수행하며, 상기 초전도 재질 충전 층의 상면을 상기 제1 유전층 상면과 정렬되도록 화학적 기계적 연마(CMP)를 수행함으로써 구성되고, 상기 세정 공정이 상기 CMP에 의해 유발된 상기 초전도 상호접속 부재의 상면 상의 산화물을 제거하는 초전도 소자 상호접속 구조 형성 방법.
  18. 제11항에 있어서,
    상기 초전도 상호접속 부재가 제1 도선이고, 상기 제2 유전층 내에 제2 도선 및 제1 접점과 상기 제2 유전층 내에 제3 도선 및 제2 접점을 형성하는 단계를 더 포함하며, 상기 제1 및 제2 접점이 상기 제1 도선의 다른 부분들에 접속되는 초전도 소자 상호접속 구조 형성 방법.
  19. 제11항에 있어서,
    상기 유전층 적층 챔버가 평행 판 플라즈마 강화 화학적 기상 증착(PECVD) 챔버인 초전도 소자 상호접속 구조 형성 방법.
KR1020217013420A 2018-11-01 2019-10-03 초전도체 상호접속 구조 제조를 위한 전세정 및 유전층 적층 방법 KR102657264B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/178,306 2018-11-01
US16/178,306 US10985059B2 (en) 2018-11-01 2018-11-01 Preclean and dielectric deposition methodology for superconductor interconnect fabrication
PCT/US2019/054551 WO2020091943A1 (en) 2018-11-01 2019-10-03 Preclean and dielectric deposition methodology for superconductor interconnect fabrication

Publications (2)

Publication Number Publication Date
KR20210066902A true KR20210066902A (ko) 2021-06-07
KR102657264B1 KR102657264B1 (ko) 2024-04-16

Family

ID=68343452

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217013420A KR102657264B1 (ko) 2018-11-01 2019-10-03 초전도체 상호접속 구조 제조를 위한 전세정 및 유전층 적층 방법

Country Status (6)

Country Link
US (1) US10985059B2 (ko)
EP (1) EP3857591A1 (ko)
JP (1) JP7171914B2 (ko)
KR (1) KR102657264B1 (ko)
CA (1) CA3115654C (ko)
WO (1) WO2020091943A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111933787B (zh) * 2020-08-20 2022-09-06 中国科学院上海微系统与信息技术研究所 超导连接通道及其制备方法
US11882771B2 (en) * 2021-10-18 2024-01-23 International Business Machines Corporation Smooth metal layers in Josephson junction devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170001587A (ko) * 2015-06-26 2017-01-04 가부시키가이샤 히다치 고쿠사이 덴키 반도체 장치의 제조 방법, 기판 처리 장치, 기억 매체 및 프로그램
KR20180083357A (ko) * 2015-12-08 2018-07-20 노스롭 그루먼 시스템즈 코포레이션 초전도체 디바이스들을 위한 비-산화물 기반 유전체들
KR20190035900A (ko) * 2016-08-16 2019-04-03 노스롭 그루먼 시스템즈 코포레이션 초전도체 상호연결 제조를 위한 예비세정 방법
KR20190069505A (ko) * 2016-11-28 2019-06-19 노스롭 그루먼 시스템즈 코포레이션 초전도체 상호 연결 구조를 형성하는 방법

Family Cites Families (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5510401A (en) 1978-06-30 1980-01-24 Gnii Pi Redkometa Apparatus for pulling up single crystal on seed fron melt
CA1209886A (en) 1982-01-11 1986-08-19 Thomas W. Bleeks Peroxide selective stripping compositions and method
JPS61233691A (ja) 1985-04-10 1986-10-17 Mitsui Toatsu Chem Inc アルキルアルミの安定な保存方法
JPS6281075A (ja) 1985-10-04 1987-04-14 Fujitsu Ltd ジヨセフソン集積回路の製造方法
JPS63130792A (ja) 1986-11-21 1988-06-02 Matsuda Metal Kogyo Kk 電解装置
US4960751A (en) 1987-04-01 1990-10-02 Semiconductor Energy Laboratory Co., Ltd. Electric circuit having superconducting multilayered structure and manufacturing method for same
JPS6464274A (en) 1987-09-03 1989-03-10 Agency Ind Science Techn Tunnel type josephson junction
JPH02322A (ja) * 1987-11-16 1990-01-05 Semiconductor Energy Lab Co Ltd 超伝導体装置の作製方法
JPH025580A (ja) 1988-06-24 1990-01-10 Canon Inc 超伝導ビデオ検波素子
US4904341A (en) * 1988-08-22 1990-02-27 Westinghouse Electric Corp. Selective silicon dioxide etchant for superconductor integrated circuits
JPH02141569A (ja) 1988-11-24 1990-05-30 Hitachi Ltd 超伝導材料
US5055158A (en) 1990-09-25 1991-10-08 International Business Machines Corporation Planarization of Josephson integrated circuit
JPH0697111A (ja) * 1992-09-11 1994-04-08 Sony Corp バリアメタルの形成方法
JP3147666B2 (ja) 1994-07-21 2001-03-19 株式会社村田製作所 積層電子部品およびその製造方法
US5818071A (en) 1995-02-02 1998-10-06 Dow Corning Corporation Silicon carbide metal diffusion barrier layer
US6265353B1 (en) 1996-06-05 2001-07-24 Theva Duennschichttechnik Gmbh Device and method for producing a multilayered material
US5807785A (en) * 1996-08-02 1998-09-15 Applied Materials, Inc. Low dielectric constant silicon dioxide sandwich layer
JP3120742B2 (ja) 1996-11-20 2000-12-25 日本電気株式会社 超伝導回路及びその製造方法
JP3190289B2 (ja) 1997-10-06 2001-07-23 アイシン化工株式会社 アキュムレータ
TW437040B (en) 1998-08-12 2001-05-28 Applied Materials Inc Interconnect line formed by dual damascene using dielectric layers having dissimilar etching characteristics
KR100283858B1 (ko) 1998-10-22 2001-04-02 정명세 초전도 소자 제조방법
US6184477B1 (en) 1998-12-02 2001-02-06 Kyocera Corporation Multi-layer circuit substrate having orthogonal grid ground and power planes
JP3419348B2 (ja) 1999-06-28 2003-06-23 日本電気株式会社 集積回路素子接続用ケーブルおよびその製造方法
KR20010021278A (ko) 1999-08-12 2001-03-15 조셉 제이. 스위니 자가 스퍼터링에 사용되는 후방 냉각 가스
US8696875B2 (en) 1999-10-08 2014-04-15 Applied Materials, Inc. Self-ionized and inductively-coupled plasma for sputtering and resputtering
US6280201B1 (en) 2000-01-21 2001-08-28 Hewlett-Packard Company Laminated 90-degree connector
JP2002043640A (ja) 2000-07-31 2002-02-08 Fujitsu Ltd 超伝導接合素子及びその製造方法
US6378757B1 (en) 2001-01-31 2002-04-30 Agilent Technologies, Inc. Method for edge mounting flex media to a rigid PC board
US6365518B1 (en) 2001-03-26 2002-04-02 Applied Materials, Inc. Method of processing a substrate in a processing chamber
JP2002299705A (ja) 2001-03-29 2002-10-11 Yamaguchi Technology Licensing Organization Ltd 微小面積トンネル接合の作製方法
AUPR515301A0 (en) 2001-05-22 2001-06-14 Commonwealth Scientific And Industrial Research Organisation Process and apparatus for producing crystalline thin film buffer layers and structures having biaxial texture
US6482656B1 (en) 2001-06-04 2002-11-19 Advanced Micro Devices, Inc. Method of electrochemical formation of high Tc superconducting damascene interconnect for integrated circuit
WO2003079429A1 (en) 2002-03-15 2003-09-25 Renesas Technology Corp. Production method for semiconductor integrated circuit device
US6656840B2 (en) 2002-04-29 2003-12-02 Applied Materials Inc. Method for forming silicon containing layers on a substrate
US6803309B2 (en) * 2002-07-03 2004-10-12 Taiwan Semiconductor Manufacturing Co., Ltd Method for depositing an adhesion/barrier layer to improve adhesion and contact resistance
JP4584144B2 (ja) 2003-01-22 2010-11-17 日本電気株式会社 回路基板装置及び配線基板間接続方法
JP2004232054A (ja) 2003-01-31 2004-08-19 Sony Corp スパッタ装置及びスパッタ方法
US8241701B2 (en) 2005-08-31 2012-08-14 Lam Research Corporation Processes and systems for engineering a barrier surface for copper deposition
US7278855B2 (en) 2004-02-09 2007-10-09 Silicon Pipe, Inc High speed, direct path, stair-step, electronic connectors with improved signal integrity characteristics and methods for their manufacture
DE102004037089A1 (de) 2004-07-30 2006-03-16 Advanced Micro Devices, Inc., Sunnyvale Technik zur Herstellung einer Passivierungsschicht vor dem Abscheiden einer Barrierenschicht in einer Kupfermetallisierungsschicht
US20060075968A1 (en) * 2004-10-12 2006-04-13 Applied Materials, Inc. Leak detector and process gas monitor
US20070184656A1 (en) 2004-11-08 2007-08-09 Tel Epion Inc. GCIB Cluster Tool Apparatus and Method of Operation
US7820020B2 (en) 2005-02-03 2010-10-26 Applied Materials, Inc. Apparatus for plasma-enhanced physical vapor deposition of copper with RF source power applied through the workpiece with a lighter-than-copper carrier gas
KR20070108918A (ko) 2005-02-22 2007-11-13 에이에스엠 아메리카, 인코포레이티드 원자층 증착을 위한 표면의 플라즈마 전처리
US7341978B2 (en) * 2005-03-04 2008-03-11 Lsi Logic Corporation Superconductor wires for back end interconnects
KR100643853B1 (ko) 2005-06-04 2006-11-14 삼성전자주식회사 반도체 소자의 다마신 배선 형성 방법 및 이에 의해 제조된반도체 소자
JP4967354B2 (ja) 2006-01-31 2012-07-04 東京エレクトロン株式会社 シード膜の成膜方法、プラズマ成膜装置及び記憶媒体
JP2009531835A (ja) 2006-02-06 2009-09-03 ティーイーエル エピオン インコーポレイテッド 銅相互接続配線、ならびにそれを構成するための方法および機器
JP5008345B2 (ja) 2006-06-16 2012-08-22 中本 明 蓄電池用バッテリー液またはその補充液
US7776748B2 (en) 2006-09-29 2010-08-17 Tokyo Electron Limited Selective-redeposition structures for calibrating a plasma process
US7682966B1 (en) 2007-02-01 2010-03-23 Novellus Systems, Inc. Multistep method of depositing metal seed layers
US20080311711A1 (en) 2007-06-13 2008-12-18 Roland Hampp Gapfill for metal contacts
US7659197B1 (en) 2007-09-21 2010-02-09 Novellus Systems, Inc. Selective resputtering of metal seed layers
JP2009111306A (ja) 2007-11-01 2009-05-21 Hitachi Ltd ジョセフソン接合を備えた電子デバイスとその製造方法
JP5455538B2 (ja) 2008-10-21 2014-03-26 キヤノン株式会社 半導体装置及びその製造方法
CN102334206B (zh) 2009-02-27 2016-06-29 D-波系统公司 用于制造超导集成电路的系统及方法
JP2011164068A (ja) 2010-02-15 2011-08-25 Nippon Telegr & Teleph Corp <Ntt> 超伝導光検出素子
US9780764B2 (en) 2010-04-05 2017-10-03 Northrop Grumman Systems Corporation Phase quantum bit
JP6326379B2 (ja) 2012-03-08 2018-05-16 ディー−ウェイブ システムズ，インコーポレイテッド 超伝導集積回路の製作のためのシステムおよび方法
US9136096B2 (en) 2012-07-27 2015-09-15 Varian Semiconductor Equipment Associates, Inc. Three dimensional metal deposition technique
CN103199254B (zh) 2013-04-03 2016-08-10 深圳市贝特瑞新能源材料股份有限公司 一种锂离子电池石墨负极材料及其制备方法
US9297067B2 (en) * 2013-12-20 2016-03-29 Intermolecular, Inc. Fluorine passivation of dielectric for superconducting electronics
US9425376B2 (en) * 2013-12-23 2016-08-23 Intermolecular, Inc. Plasma cleaning of superconducting layers
US20150179914A1 (en) * 2013-12-23 2015-06-25 Intermolecular Inc. Annealed dielectrics and heat-tolerant conductors for superconducting electronics
US9634224B2 (en) 2014-02-14 2017-04-25 D-Wave Systems Inc. Systems and methods for fabrication of superconducting circuits
US10763419B2 (en) * 2017-06-02 2020-09-01 Northrop Grumman Systems Corporation Deposition methodology for superconductor interconnects

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170001587A (ko) * 2015-06-26 2017-01-04 가부시키가이샤 히다치 고쿠사이 덴키 반도체 장치의 제조 방법, 기판 처리 장치, 기억 매체 및 프로그램
KR20180083357A (ko) * 2015-12-08 2018-07-20 노스롭 그루먼 시스템즈 코포레이션 초전도체 디바이스들을 위한 비-산화물 기반 유전체들
KR20190035900A (ko) * 2016-08-16 2019-04-03 노스롭 그루먼 시스템즈 코포레이션 초전도체 상호연결 제조를 위한 예비세정 방법
KR20190069505A (ko) * 2016-11-28 2019-06-19 노스롭 그루먼 시스템즈 코포레이션 초전도체 상호 연결 구조를 형성하는 방법

Also Published As

Publication number Publication date
JP2022511650A (ja) 2022-02-01
KR102657264B1 (ko) 2024-04-16
JP7171914B2 (ja) 2022-11-15
US20200144114A1 (en) 2020-05-07
WO2020091943A1 (en) 2020-05-07
CA3115654A1 (en) 2020-05-07
CA3115654C (en) 2023-06-13
US10985059B2 (en) 2021-04-20
EP3857591A1 (en) 2021-08-04

Similar Documents

Publication Publication Date Title
AU2021201266B2 (en) Method of forming a superconductor interconnect structure
EP3625834B1 (en) Preclean and deposition methodology for superconductor interconnects
EP3501032B1 (en) Preclean methodology for superconductor interconnect fabrication
US11783090B2 (en) Methodology for forming a resistive element in a superconducting structure
KR102657264B1 (ko) 초전도체 상호접속 구조 제조를 위한 전세정 및 유전층 적층 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant