KR100649868B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 소자 분리 트렌치가 형성된 반도체 기판 위에 게이트 산화막, 게이트 전극 및 게이트 전극의 측벽에 스페이서를 순차적으로 형성하는 단계, 반도체 기판의 PMOS 영역 전면에 이온을 주입하는 단계, 반도체 기판의 고저항 영역이 형성될 영역에 감광막 패턴을 형성하고, 노출된 영역에 이온을 주입하여 소스 및 드레인을 형성하는 단계, 감광막 패턴을 제거하여 고저항 영역을 형성하는 단계를 포함한다.
고저항, 이온주입

Description

반도체 소자의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 단계별로 도시한 단면도이다.
본 발명은 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자가 다양화 되면서 고저항(high resistive) 영역이 반도체 소자 내에 형성된다. 고저항 영역은 좁은 영역에 높은 저항을 구현할 수 있어 회로의 레이아웃 면적을 감소시킨다. 또한, 반도체 소자 내의 높은 전압을 사용하는 저항에 적합하다.
이런, 고저항 영역은 반도체 기판의 PMOS 영역에 이온 주입 공정을 거쳐 형성한다.
그러나, 반도체 기판의 PMOS 영역에는 고저항 영역뿐 만 아니라 소스 및 드레인 영역 형성을 위해서도 이온 주입 공정을 실시한다. 이 때, 각 영역은 동일한 불순물 이온을 낮은 이온 주입 에너지로 주입하여 형성한다. 그래서, 이온 주입 시 오랜 시간이 소요된다. 또한, 이온 주입 공정은 소스 및 드레인 영역을 먼저 형성하고 고저항 영역을 나중에 형성하는 일련의 순서를 갖고 개별적으로 진행된다.
그 결과, 각 영역을 개별적으로 형성하기 위한 이온 주입 공정의 시간이 더 길어지는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 이온 주입 공정의 순서를 바꾸어 고저항 영역을 형성할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 소자 분리 트렌치가 형성된 반도체 기판 위에 게이트 산화막, 게이트 전극 및 상기 게이트 전극의 측벽에 스페이서를 순차적으로 형성하는 단계, 상기 반도체 기판의 PMOS 영역 전면에 이온을 주입하는 단계, 상기 반도체 기판의 고저항 영역이 형성될 영역에 감광막 패턴을 형성하고, 노출된 영역에 이온을 주입하여 소스 및 드레인을 형성하는 단계, 상기 감광막 패턴을 제거하여 고저항 영역을 형성하는 단계를 포함할 수 있다.
그리고, 상기 이온 주입 시 사용되는 이온은 보론(boron)이 바람직하다.
또한, 상기 반도체 기판의 PMOS 영역 전면에 이온을 주입하는 단계에서 이온 주입량은 1E+14(ion/cm²)∼1E+16 (ion/cm²)이 바람직하다.
또한, 상기 반도체 기판의 PMOS 영역 전면에 이온을 주입하는 단계에서 이온 주입 에너지는 5KeV∼20KeV이 바람직하다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설 명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 단계별로 도시한 단면도이다.
도 1에 도시한 바와 같이, 반도체 기판(100) 위에 제1 산화막(110) 및 제1 질화막(120)을 차례대로 증착한다. 그리고, 제1 질화막(120) 위에 감광물질을 도포하여 감광막을 증착한다. 다음, 감광막을 노광 및 현상하여 제1 질화막(120)의 일부(125)를 노출하는 감광막 패턴(130a)을 형성한다.
다음으로, 감광막 패턴(130a)을 식각 마스크로 하여 제1 질화막(120), 제1 산화막(110) 및 반도체 기판(100)을 차례대로 식각한다. 그러면, 도 2에 도시한 바와 같이, 제1 질화막 패턴(120a), 제1 산화막 패턴(110a) 및 소자 분리 트렌치(140)가 순차적으로 형성된다. 이어, 감광막 패턴(130a)을 제거한다.
이후에, 도 3에 도시한 바와 같이, 반도체 기판(100)에 형성된 소자 분리 트렌치(140)를 매립하기 위해 절연물질로 제2 산화막(150)을 화학기상 증착법으로 증 착하여 적층한다. 그리고, 제2 산화막(150)은 CMP(chemical mechanical polishing) 공정을 이용하여 제1 질화막 패턴(120a)이 노출될 때까지 평탄화 시킨다.
다음, 제1 질화막 패턴(120a) 및 제1 산화막 패턴(110a)을 제거한다. 그리고, 도 4에 도시한 바와 같이, 반도체 기판(100)을 산화시켜 반도체 기판(100)의 활성 영역(280)에 게이트 산화막(160)을 형성한다. 다음, 반도체 기판(100) 위에 폴리 실리콘층(180) 및 감광막 패턴(185)을 차례대로 형성한다.
그리고, 도 5에 도시한 바와 같이, 감광막 패턴(185)을 식각 마스크로 폴리 실리콘층(180)을 사진 식각하여 게이트 전극(180a)을 형성한다. 이어, 게이트 전극(180a)을 마스크로 삼아 반도체 기판(100) 위에 p형 불순물 이온을 저농도로 주입하여 게이트 전극(180a)의 양측에 저농도 접합영역(170)을 형성한다.
다음, 도 6에 도시한 바와 같이, 반도체 기판(100)과 게이트 전극(180a) 위에 제2 질화막을 형성하고 감광막 패턴을 식각 마스크로 제2 질화막을 사진 식각하여 게이트 전극의 측벽에 스페이서(190a)를 형성한다.
이후, 고저항 영역(B)을 형성하기 위해 반도체 기판(100)의 PMOS 영역 전면에 보론(boron) 이온(200)을 주입하는 것이 바람직하다. 이 때, 이온 주입량은 1E+14(ion/cm²)∼1E+16(ion/cm²)로 하는 것이 바람직하다. 또한, 이온 주입 에너지는 5KeV∼20KeV로 하는 것이 바람직하다. 그 결과, PMOS 영역의 소스 및 드레인이 형성될 영역(A) 및 고저항이 형성될 영역(B)에 고저항이 형성된다.
다음으로, 도 7에 도시한 바와 같이, 소스 및 드레인 영역(A)을 형성하기 위 해 반도체 기판(100)의 PMOS 영역에 감광막 패턴(220a)을 형성한다. 그리고, 감광막 패턴(220a)에 의해 노출된 반도체 기판(100)의 PMOS 영역 위에 이온 주입 공정을 진행한다. 이 때, 이온 주입 공정에 사용되는 이온은 고저항 영역(B) 형성 시와 동일한 보론 이온(200)이 바람직하다.
따라서, 소스 및 드레인 영역(A) 형성에 필요한 이온 주입량은 고저항 영역(B)을 형성하기 위해 이미 주입된 이온량과의 차이에 해당한다. 그 결과, 고저항 영역(B)은 감광막 패턴(220a)에 의해 보론 이온(200)의 주입이 차단되어 아무런 변화가 없다. 그러나, 소스 및 드레인 영역(A)은 보론 이온(200)의 주입에 의해 소스 및 드레인 (240)이 형성된다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 소스 및 드레인 영역 형성에 필요한 이온 주입 공정과 고저항 영역을 형성하기 위한 이온 주입 공정의 순서를 바꾸어 이온 주입을 실시할 수 있다.
그 결과, 낮은 이온 주입 에너지로 인한 장시간의 이온 주입 공정이 신속하게 진행될 수 있어 반도체 소자의 생산성을 향상할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여는 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하 는 것이다.

Claims (4)

  1. 소자 분리 트렌치가 형성된 반도체 기판 위에 게이트 산화막, 게이트 전극 및 상기 게이트 전극의 측벽에 스페이서를 순차적으로 형성하는 단계,
    상기 반도체 기판의 PMOS 영역 전면에 이온을 주입하는 단계,
    상기 반도체 기판의 고저항 영역이 형성될 영역에 감광막 패턴을 형성하고, 노출된 영역에 이온을 주입하여 소스 및 드레인을 형성하는 단계,
    상기 감광막 패턴을 제거하여 고저항 영역을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에서,
    상기 이온 주입 시 사용되는 이온은 보론(boron)인 반도체 소자의 제조 방법.
  3. 제1항에서,
    상기 반도체 기판의 PMOS 영역 전면에 이온을 주입하는 단계에서 이온 주입량은 1E+14(ion/cm²)∼1E+16 (ion/cm²)인 반도체 소자의 제조 방법.
  4. 제1항에서,
    상기 반도체 기판의 PMOS 영역 전면에 이온을 주입하는 단계에서 이온 주입 에너지는 5KeV∼20KeV인 반도체 소자의 제조 방법.
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