KR100356481B1 - 플래쉬 메모리 소자의 제조 방법 - Google Patents
플래쉬 메모리 소자의 제조 방법 Download PDFInfo
- Publication number
- KR100356481B1 KR100356481B1 KR1020000085153A KR20000085153A KR100356481B1 KR 100356481 B1 KR100356481 B1 KR 100356481B1 KR 1020000085153 A KR1020000085153 A KR 1020000085153A KR 20000085153 A KR20000085153 A KR 20000085153A KR 100356481 B1 KR100356481 B1 KR 100356481B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- polysilicon film
- memory device
- manufacturing
- flash memory
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 41
- 229920005591 polysilicon Polymers 0.000 claims abstract description 41
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract description 16
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract description 16
- -1 phosphorus ions Chemical class 0.000 claims abstract description 10
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 6
- 229910052698 phosphorus Inorganic materials 0.000 claims abstract description 6
- 239000011574 phosphorus Substances 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 19
- 238000002955 isolation Methods 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 4
- 239000007789 gas Substances 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 230000010354 integration Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- High Energy & Nuclear Physics (AREA)
- Ceramic Engineering (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 터널 산화막 상부에 언도프트 폴리실리콘막을 형성한 후 소정 영역에 인 이온을 주입하여 도프트 폴리실리콘막으로 변형시켜 플로팅 게이트로 작용하도록 하고, 그 이외의 영역에는 질소 이온을 주입하여 부도전층으로 작용하도록 함으로써 이후 콘트롤 게이트로 작용하는 텅스텐 실리사이드막의 심 현상을 방지할 수 있는 플래쉬 메모리 소자의 제조 방법이 제시된다.
Description
본 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 터널 산화막 상부에 언도프트 폴리실리콘막을 형성한 후 소정 영역에 인 이온을 주입하여 도프트 폴리실리콘막으로 변형시켜 플로팅 게이트로 작용하도록 하고, 그 이외의 영역에는 질소 이온을 주입하여 부도전층으로 작용하도록 함으로써 이후 콘트롤 게이트로 작용하는 텅스텐 실리사이드막의 심 현상을 방지할 수 있는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
일반적인 플래쉬 메모리 소자의 제조 방법을 도 1을 이용하여 설명하면 다음과 같다. 도 1은 플래쉬 메모리 소자의 게이트 라인 형성 방법을 나타낸 것이다.
반도체 기판(11)의 소정 영역에 소자 분리막(12)을 형성하여 액티브 영역과 필드 영역을 확정한다. 소자 분리막(12)은 LOCOS 공정 또는 트렌치 공정등으로 형성한다. 전체 구조 상부에 터널 산화막(13) 및 제 1 폴리실리콘막(14)을 순차적으로 형성한다. 제 1 폴리실리콘막(14) 및 터널 산화막(13)의 소정 영역을 식각하여 플로팅 게이트 패턴을 형성한다. 이때, 플로팅 게이트 패턴은 소자 분리막(12)의 소정 영역과 중첩되도록 액티브 영역에 형성한다. 전체 구조 상부에 유전체막(15), 제 2 폴리실리콘막(16), 텅스텐 실리사이드막(17) 및 반사 방지막(18)을 순차적으로 형성한다. 이후, 반사 방지막(18)부터 터널 산화막(13)까지의 소정 영역을 순차적으로 식각하여 플로팅 게이트 및 콘트롤 게이트가 적층된 게이트를 형성한다.
그런데, 플래쉬 메모리 소자의 고집적화로 플로팅 게이트 패턴 사이의 간격이 좁아지게 되어 이 사이를 매립하도록 형성되는 텅스텐 실리사이드막의 심 현상 (A)이 발생된다. 이러한 심 현상(A)에 의해 게이트 라인의 비저항이 증가하게 된다. 심 현상(A)의 주요 원인은 제 2 폴리실리콘막 및 텅스텐 실리사이드막을 매립하기 이전에 하부층의 오목한(concave) 부분과 볼록한(convex) 부분이 공존하는 토폴로지 때문이다. 즉, 이 두부분에서 각각 수직으로 성장하는 텅스텐 실리사이드막의 격자 어긋남에 의한 응력으로 심이 발생한다. 이는 집적도가 매우 낮은 소자에서는 비교적 토폴로지가 완화되기 때문에 발생되지 않았으나, 최소 회로 선폭이 0.25㎛ 이하의 고집적 소자에서는 발생됨으로써 게이트 라인의 비저항을 크게 증가시키고 있다. 이러한 문제점을 해결하기 위하여 텅스텐 실리사이드막의 증착 분위기의 변화를 이용한 매립 특성 향상, 텅스텐 실리사이드막을 증착하기 이전에 제 2 폴리실리콘막의 증착 두께 변화 또는 플로팅 게이트 패턴의 간격을 증가시켜 단차를 완화시키지만, 이는 근본적인 해결책이 되지 못한다.
본 발명의 목적은 플래쉬 메모리 소자의 제조 공정에서 콘트롤 게이트로 사용되는 텅스텐 실리사이드막의 심 현상을 근본적으로 방지할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 단차가 거의 없는 플로팅 게이트 패턴을 형성함으로써 이후 형성되는 텅스텐 실리사이드막의 심 현상을 방지할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
도 1은 종래의 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 도시한 소자의 단면도.
도 2(a) 내지 도 2(d)는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
21 : 반도체 기판 22 : 소자 분리막
23 : 터널 산화막 24 : 언도프트 폴리실리콘막
25 : 제 1 감광막 패턴 26 : 제 1 도프트 폴리실리콘막
27 : 제 2 감광막 패턴 28 : 실리콘 질화막
29 : 유전체막 30 : 제 2 도프트 폴리실리콘막
31 : 텅스텐 실리사이드막 32 : 반사 방지막
본 발명에 따른 플래쉬 메모리 소자의 제조 방법은 소자 분리막에 의해 액티브 영역 및 필드 영역이 확정된 반도체 기판 상부에 터널 산화막 및 언도프트 폴리실리콘막을 순차적으로 형성하는 단계와, 상기 언도프트 폴리실리콘막에 선택적으로 제 1 불순물 이온을 주입하여 제 1 도프트 폴리실리콘막을 형성하는 단계와, 상기 제 1 도프트 폴리실리콘막 이외의 상기 언도프트 폴리실리콘막에 제 2 불순물 이온을 주입하여 부도전막을 형성하는 단계와, 전체 구조 상부에 유전체막, 제 2 도프트 폴리실리콘막, 텅스텐 실리사이드막 및 반사 방지막을 순차적으로 형성한 후 상기 반사 방지막부터 상기 터널 산화막의 소정 영역을 식각하여 게이트 구조를 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 내지 도 2(d)는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 2(a)를 참조하면, 반도체 기판(21)의 소정 영역에 소자 분리막(22)을 형성하여 액티브 영역과 필드 영역을 확정한다. 소자 분리막(22)의 LOCOS 공정 또는트렌치 공정등으로 형성한다. 전체 구조 상부에 터널 산화막(23) 및 언도프트 폴리실리콘막(24)을 순차적으로 형성한다. 언도프트 폴리실리콘막(24) 대신에 언도프트 비정질 실리콘막을 형성할 수도 있다. 여기서, 언도프트 폴리실리콘막(24) 또는 이 대신에 형성하는 언도프트 비정질 실리콘막은 SiH4가스를 소오스 가스로 하여 480∼680℃의 온도에서 형성한다.
도 2(b)를 참조하면, 제 1 폴리실리콘막(24) 상부에 제 1 감광막 패턴(25)을 형성한다. 제 1 감광막 패턴(25)은 제 1 감광막을 제 1 폴리실리콘막(24) 상부에 형성한 후 플로팅 게이트 마스크를 이용한 노광 및 현상 공정에 의해 형성한다. 제 1 감광막 패턴(25)은 소자 분리막(22)의 소정 영역과 액티브 영역이 노출되도록 필드 영역에 해당되는 부분에 형성된다. 제 1 감광막 패턴(25)을 마스크로 언도프트 폴리실리콘막(24)에 인 이온 주입 공정을 실시하여 제 1 도프트 폴리실리콘막(26)을 형성한다. 이에 의해 제 1 도프트 폴리실리콘막(26)은 플로팅 게이트로 작용한다. 여기서, 인 이온은 1E15∼1E16atoms/㎠의 농도로 주입하여 플로팅 게이트의 면저항이 수십∼수백Ω/㎠가 되도록 한다.
도 2(c)를 참조하면, 제 1 감광막 패턴(25)을 제거한 후 전체 구조 상부에 제 2 감광막을 형성한다. 플로팅 게이트 마스크와 반대 패턴의 마스크를 이용한 노광 및 현상 공정으로 제 2 감광막 패턴(27)을 형성한다. 이에 따라 제 2 감광막 패턴(27)은 제 1 감광막 패턴(25)와 반대의 패턴을 가진다. 즉, 제 2 감광막 패턴 (27)에 의해 제 1 도프트 폴리실리콘막(26)은 폐쇄되고, 언도프 폴리실리콘막(24)은 노출된다. 제 2 감광막 패턴(27)을 마스크로 언도프트 폴리실리콘막(24)에 질소 이온 주입 공정을 실시한다. 이에 의해 언도프트 폴리실리콘막(24)은 실리콘 질화막(28)이 된다. 여기서, 질소 이온은 1E14∼5E15atoms/㎠의 농도로 주입한다.
도 2(d)를 참조하면, 제 2 감광막 패턴(27)을 제거한 후 전체 구조 상부에 유전체막(29), 제 2 도프트 폴리실리콘막(30), 텅스텐 실리사이드막(31) 및 반사 방지막(32)을 순차적으로 형성한다. 이후, 반사 방지막(32)부터 터널 산화막(23)까지 콘크롤 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정을 실시하여 플로팅 게이트와 콘트를 게이트가 적층된 스택 게이트를 형성한다. 여기서, 제 2 도프트 폴리실리콘막(30) 대신에 도프트 비정질 실리콘막을 형성할 수도 있다.
상술한 바와 같이 본 발명에 의하면 이온 주입법을 이용하여 플로팅 게이트 패턴을 확정함으로써 콘트롤 게이트를 형성하기 전에 플로팅 게이트의 하부 단차를 완전히 제거하여 텅스텐 실리사이드막의 심 현상의 방지할 수 있다. 따라서, 콘트롤 게이트 비저항이 크게 증가하는 문제를 해결할 수 있어 소자의 신호 처리 속도를 향상시킬 수 있다. 한편, 텅스텐 실리사이드막의 심 발생 원인을 본 발명에서와 같이 근본적으로 해결함으로써 최소 회로 선폭 0.2㎛ 이하의 소자에 아무런 문제없이 적용할 수 있어 초고집적 소자의 게이트 전극의 대체 기술로 활용할 수 있다.
Claims (9)
- 소자 분리막에 의해 액티브 영역 및 필드 영역이 확정된 반도체 기판 상부에 터널 산화막 및 언도프트 폴리실리콘막을 순차적으로 형성하는 단계와,상기 언도프트 폴리실리콘막에 선택적으로 제 1 불순물 이온을 주입하여 제 1 도프트 폴리실리콘막을 형성하는 단계와,상기 제 1 도프트 폴리실리콘막 이외의 상기 언도프트 폴리실리콘막에 제 2 불순물 이온을 주입하여 부도전막을 형성하는 단계와,전체 구조 상부에 유전체막, 제 2 도프트 폴리실리콘막, 텅스텐 실리사이드막 및 반사 방지막을 순차적으로 형성한 후 상기 반사 방지막부터 상기 터널 산화막의 소정 영역을 식각하여 게이트 구조를 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 언도프트 폴리실리콘막 대신에 언도프트 비정질 실리콘막을 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 언도프트 폴리실리콘막은 SiH4가스를 소오스 가스로 하여 480 내지 680℃의 온도에서 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 도프트 폴리실리콘막은 상기 소자 분리막과 소정 영역 중첩되도록 상기 액티브 영역에 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 불순물 이온은 인 이온인 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 5 항에 있어서, 상기 인 이온은 1E15∼1E16atoms/㎠의 농도로 주입하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 2 불순물 이온은 질소 이온인 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 7 항에 있어서, 상기 질소 이온은 1E14∼5E15atoms/㎠의 농도로 주입하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 부도전막은 실리콘 질화막인 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000085153A KR100356481B1 (ko) | 2000-12-29 | 2000-12-29 | 플래쉬 메모리 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000085153A KR100356481B1 (ko) | 2000-12-29 | 2000-12-29 | 플래쉬 메모리 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020055899A KR20020055899A (ko) | 2002-07-10 |
| KR100356481B1 true KR100356481B1 (ko) | 2002-10-18 |
Family
ID=27688418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000085153A KR100356481B1 (ko) | 2000-12-29 | 2000-12-29 | 플래쉬 메모리 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100356481B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100604525B1 (ko) * | 2004-12-22 | 2006-07-24 | 동부일렉트로닉스 주식회사 | 반도체 소자의 필드산화막 형성 방법 |
-
2000
- 2000-12-29 KR KR1020000085153A patent/KR100356481B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020055899A (ko) | 2002-07-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7598174B1 (en) | Feature patterning methods | |
| US7351627B2 (en) | Method of manufacturing semiconductor device using gate-through ion implantation | |
| KR100356481B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR20000013931A (ko) | 마스크 롬 제조방법 | |
| US5674767A (en) | Method of manufacturing a semiconductor device having a self-aligned structure for a split gate flash memory device | |
| KR20020001247A (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| KR100712978B1 (ko) | 반도체 소자 제조방법 | |
| KR101128904B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR100321758B1 (ko) | 반도체소자의제조방법 | |
| KR20010029935A (ko) | 매립 플래쉬 메모리에 응용되는 ｎｍｏｓ 다결정 실리콘의신규한 주입 방법 | |
| US6933217B2 (en) | Method for forming a ROM coding in a semiconductor device | |
| KR100244249B1 (ko) | 반도체 소자의 제조방법 | |
| KR100778877B1 (ko) | 반도체 소자의 제조방법 | |
| KR100790443B1 (ko) | 디램셀 제조 방법 | |
| KR100325460B1 (ko) | 비트 라인과 게이트용 도전막의 쇼트를 방지하기 위한반도체 소자의 제조방법 | |
| KR100331859B1 (ko) | 비휘발성 메모리 셀 제조 방법 | |
| KR100649868B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100486755B1 (ko) | 반도체 메모리장치의 미세배선 형성방법 | |
| TWI534872B (zh) | 記憶元件及其製造方法 | |
| KR100571315B1 (ko) | 반도체 소자의 저도핑 드레인 구조 형성 방법 | |
| KR100236073B1 (ko) | 반도체 소자의 제조방법 | |
| KR100275960B1 (ko) | 반도체장치의 제조방법 | |
| KR20020049934A (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR20000039155A (ko) | 정전방전 방지 트랜지스터 및 그 제조방법 | |
| KR19990005489A (ko) | 반도체 장치 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100825 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |