KR100721621B1 - 반도체 소자의 베리드 콘택 형성방법 - Google Patents

반도체 소자의 베리드 콘택 형성방법 Download PDF

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매그나칩 반도체 유한회사
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Abstract

본 발명은 반도체 소자의 베리드 콘택 형성방법에 관한 것으로서, 실리콘 기판 상에 게이트 산화막, 게이트 전극막 및 식각정지막을 차례로 증착하는 단계와, 상기 식각정지막 상에 베리드 콘택홀 형성 영역을 정의하는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각마스크로 상기 식각정지막, 게이트 전극막 및 게이트 산화막을 순차 식각하여 상기 실리콘 기판의 일부분을 노출시키는 베리드 콘택홀을 형성하는 단계와, 상기 베리드 콘택홀이 형성된 결과물 전면에 폴리막을 증착하는 단계와, 상기 폴리막을 상기 식각정지막이 노출될 때까지 에치백하여 베리드 콘택을 형성하는 단계 및 상기 식각정지막을 제거하는 단계를 포함하되, 상기 게이트 산화막을 증착하는 단계 이전에, 실리콘 기판의 베리드 콘택홀 형성 영역에 해당하는 실리콘 기판 내에 불순물 이온을 주입하는 단계를 더 포함하는 반도체 소자의 베리드 콘택 형성방법을 제공한다.
베리드 콘택(buried contact), 고집적화

Description

반도체 소자의 베리드 콘택 형성방법{Method for manufacturing burried contact semiconductor device}
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 베리드 콘택 형성방법을 설명하기 위해 순차적으로 나타낸 공정단면도.
<도면의 주요부분에 대한 부호설명>
100: 실리콘 기판 101: 게이트 산화막
102: 게이트 전극막 103: 식각정지막
104: 베리드 콘택홀 105: 폴리막
105a: 베리드 콘택
본 발명은 반도체 소자의 베리드 콘택 형성방법에 관한 것으로서, 특히, 반도체 소자의 고집적화에 따라 소자의 형성 면적을 줄일 수 있는 반도체 소자의 베 리드 콘택을 형성하는 방법에 관한 것이다.
일반적으로 활성 영역과 게이트 전극을 연결하기 위하여, 활성 영역 및 게이트 전극 상에 각각 콘택을 형성하고, 상기 2개의 콘택을 금속배선으로 연결하는 방법을 사용하고 있다. 그러나, 종래에는 2개의 콘택을 형성해야하므로, 콘택 형성을 위한 영역 마진을 확보해야 하므로 소자의 고집적화에는 한계가 있었다.
이에 따라, 콘택 형성 마진을 축소시키기 위하여 금속과 실리콘(Si)의 연결되는 것이 아니라 실리콘과 실리콘이 하나의 콘택으로 연결되는 베리드 콘택(burried contact)을 사용해 왔다. 이러한 베리드 콘택은 주로 DRAM에서 사용되고 있다.
상술한 바와 같은 베리드 콘택을 이용하여 활성 영역과 게이트 전극을 연결시, 콘택을 1개만 형성하면 되기 때문에, 콘택 1개의 크기와 금속 배선의 길이만큼 더 조밀하게 소자를 배치할 수 있다.
일반적으로, 종래에는 이러한 베리드 콘택을 형성하기 위하여, 기판 상에 형성된 게이트 산화막 상에 베리드 콘택홀 형성 영역을 정의하는 감광막 패턴을 형성하여, 상기 감광막 패턴을 식각마스크로 이용하여 베리드 콘택홀을 형성한 후, 후속공정을 진행하였다. 따라서, 상기 게이트 산화막이 노출된 채 베리드 콘택홀이 형성되므로, 상기 게이트 산화막의 특성 열화를 유발하는 문제가 있다. 또한, 이러한 방법은 0.35㎛ 이상의 기술에서 사용되는 것으로 소자를 조밀하게 형성하는 데는 한계가 있다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은, 콘택 형성영역의 면적을 최소화하여 고집적화되고, 게이트 산화막의 특성 열화를 방지할 수 있는 반도체 소자의 베리드 콘택 형성방법을 제공한다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은, 실리콘 기판 상에 게이트 산화막, 게이트 전극막 및 식각정지막을 차례로 증착하는 단계와, 상기 식각정지막 상에 베리드 콘택홀 형성 영역을 정의하는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각마스크로 상기 식각정지막, 게이트 전극막 및 게이트 산화막을 순차 식각하여 상기 실리콘 기판의 일부분을 노출시키는 베리드 콘택홀을 형성하는 단계와, 상기 베리드 콘택홀이 형성된 결과물 전면에 폴리막을 증착하는 단계와, 상기 폴리막을 상기 식각정지막이 노출될 때까지 에치백하여 베리드 콘택을 형성하는 단계 및 상기 식각정지막을 제거하는 단계를 포함하되, 상기 게이트 산화막을 증착하는 단계 이전에, 실리콘 기판의 베리드 콘택홀 형성 영역에 해당하는 실리콘 기판 내에 불순물 이온을 주입하는 단계를 더 포함하는 반도체 소자의 베리드 콘택 형성방법을 제공한다.
또한, 상기 본 발명의 반도체 소자의 베리드 콘택 형성방법에서, 상기 베리드 콘택홀을 형성하는 단계 이후에, 상기 베리드 콘택홀을 통해 노출된 실리콘 기판 내에 불순물 이온을 주입하는 단계를 더 포함하는 것이 바람직하다.
삭제
또한, 상기 본 발명의 반도체 소자의 베리드 콘택 형성방법에서, 상기 감광막 패턴을 형성하는 단계 이후에, 상기 감광막 패턴을 이온 주입마스크로 이용하여 게이트 전극막 및 실리콘 기판 내에 불순물 이온을 주입하는 단계를 더 포함하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 베리드 콘택 형성방법에서, 상기 불순물 이온은, N형 또는 P형 불순물을 사용하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 베리드 콘택 형성방법에서, 상기 불순물 이온은, 공정조건으로 5KeV 내지 70 KeV 에너지로, 1E14 내지 1E16 atoms/㎠의 도즈량으로 진행하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 베리드 콘택 형성방법에서, 상기 베리드 콘택홀을 형성하는 단계 이후에, 상기 베리드 콘택홀이 형성된 결과물에 세정공정을 진행하는 단계를 더 포함하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 베리드 콘택 형성방법에서, 상기 세정공정은, BOE 계열 용액을 사용하여 진행하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 베리드 콘택 형성방법에서, 상기 게이트 전극막은, LPCVD 방식을 진행하여 형성하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 베리드 콘택 형성방법에서, 상기 게이트 전극막은, 500℃ 내지 650℃의 온도에서 500Å 내지 4000Å의 두께로 형성하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 베리드 콘택 형성방법에서, 상기 게이트 전극막은, 도프드 폴리실리콘막으로 형성하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 베리드 콘택 형성방법에서, 상기 게이트 전극막은, 언도프드 폴리실리콘막을 증착하는 단계 및 상기 언도프드 폴리실리콘막내에 N형 또는 P형 불순물 이온을 주입하는 단계를 통해 형성하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 베리드 콘택 형성방법에서, 상기 폴리막은, LPCVD 방식을 진행하여 500Å 내지 4000Å의 두께로 형성하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 베리드 콘택 형성방법에서, 상기 폴리막은, 로드락 챔버가 구비되었을 경우 500℃ 내지 650℃의 온도로 형성하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 베리드 콘택 형성방법에서, 상기 폴리막은, 로드락 챔버가 구비되지 않았을 경우 530℃ 이하의 온도에서 형성하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 베리드 콘택 형성방법에서, 상기 폴리막은, 도프드 폴리막으로 형성하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 베리드 콘택 형성방법에서, 상기 폴리막은, 언도프드 폴리막 증착하는 단계 및 상기 언도프드 폴리막 내에 N형 또는 P형 불순물 이온을 주입하는 단계를 통해 형성하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 베리드 콘택 형성방법에서, 상기 불순물 이온 주입공정은, 480℃ 내지 650℃의 증착온도에서 8E19 내지 1E21 atoms/㎤의 도즈량으로 진행하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 베리드 콘택 형성방법에서, 상기 식각정지막은, 산화막을 이용하여 형성하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 베리드 콘택 형성방법에서, 상기 식각정지막은, LPCVD 방식을 진행하여 형성하는 것이 바람직하다.
또한, 상기 본 발명의 반도체 소자의 베리드 콘택 형성방법에서, 상기 식각정지막은, 600℃ 내지 850℃의 온도에서 50Å 내지 1000Å의 두께로 형성하는 것이 바람직하다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 병기하였다.
이제 본 발명의 일 실시예에 따른 반도체 소자의 베리드 콘택 형성방법에 대 하여 도면을 참고로 하여 상세하게 설명한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 베리드 콘택 형성방법을 설명하기 위해 순차적으로 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 활성(active) 영역과 필드(filed) 영역이 정의된 실리콘 기판(100) 상에, 게이트 산화막(101), 게이트 전극막(102) 및 식각정지막(103)을 차례로 증착한다.
여기서, 상기 게이트 전극막(102)은, 도프드(doped) 또는 언도프드(undoped) 폴리실리콘막을 사용하여 LPCVD(low pressure chemical vapor deposition: 저압화학기상증착) 방식으로 형성한다. 이때, 상기 게이트 전극막(102)이 언도프드 폴리실리콘막일 경우, 상기 폴리실리콘막을 증착한 후, N형 또는 P형의 불순물 이온을 주입하는 공정을 진행하여 전기적인 성질을 가지게 형성할 수 있다.
또한, 상기 게이트 전극막(102)은, 500℃ 내지 650℃의 온도에서 500Å 내지 4000Å의 두께로 형성하는 것이 바람직하다.
그리고, 상기 식각정지막(103)은 산화막을 사용하여 LPCVD 방식으로 형성하는 것이 바람직하다. 이때, 상기 식각정지막(103)의 증착 조건은 600℃ 내지 850℃의 온도에서 50Å 내지 1000Å의 두께로 형성하는 것이 바람직하다.
계속해서, 상기 식각정지막(103) 상에 감광막(미도시)을 도포한 다음, 베리드 콘택홀 형성 영역을 정의하도록 상기 감광막을 노광 및 현상한다. 그러면, 상기 식각정지막(103) 상에 베리드 콘택홀 형성 영역을 정의하는 감광막 패턴(106)이 형성된다.
그런 다음, 도 1b에 도시한 바와 같이, 상기 감광막 패턴(106)을 식각마스크로 상기 식각정지막(103), 게이트 전극막(102) 및 게이트 산화막(101)을 순차 식각하여, 상기 실리콘 기판(100)의 일부분을 노출시키는 베리드 콘택홀(104)을 형성한다.
그런 다음, 후속 공정에 의해 형성될 베리드 콘택의 저항을 낮추기 위하여, 상기 베리드 콘택홀(104)을 통해 노출된 실리콘 기판(100) 내에 불순물 이온을 주입한다. 상기 불순물은, 소자의 특성에 따라 조절가능하며, 예를 들어, N형 소자일 경우 N형 불순물을 주입하고, P형 소자일 경우 P형 불순물을 주입한다.
보다 상세하게, 불순물을 주입할 경우, 상기 불순물 이온으로 P, As 및 Sb 등의 N형, 또는 B, BF2 및 In 등의 P형 중 어느 하나를 이용하여 5KeV 내지 70 KeV 에너지에서, 1E14 내지 1E16 atoms/㎠의 도즈량으로 진행하는 것이 바람직하다.
한편, 본 실시예에서는, 후속 공정에 의해 형성될 베리드 콘택의 저항을 낮추기 위하여, 베리드 콘택홀(104)에 의해 노출된 실리콘 기판(100) 내에 불순물 이온을 주입하고 있으나, 이는 이에 한정되는 것이 아니고, 상기 게이트 산화막(101)을 증착하기 전 실리콘 기판(100)의 베리드 콘택홀(104) 형성영역에 해당하는 실리콘 기판(100) 내에 미리 불순물 이온을 주입할 수 있다. 또한, 상기 감광막 패턴(106)을 형성한 후, 상기 감광막 패턴(106)을 이온주입 마스크로 이용하여, 게이트 전극막 및 실리콘 기판 내에 불순물 이온을 주입할 수도 있다.
그런 다음, 상기 베리드 콘택홀(104) 형성시 발생할 수 있는 폴리머 등의 오 염물질을 제거하기 위해, 상기 베리드 콘택홀(104)이 형성된 결과물 전체를 BOE(Buffered oxide etchant) 계열 용액을 사용하여 세정한다.
다음, 도 1c에 도시한 바와 같이, 상기 베리드 콘택홀(104)이 형성된 결과물 상에 상기 베리드 콘택홀(104)이 매립되도록 콘택 플러그 형성용 폴리막(105)을 두껍게 증착한다. 예를들어, 500Å 내지 4000Å의 두께로 형성하는 것이 바람직하다.
여기서, 상기 폴리막(105)은 LPCVD 방법으로 형성하되, 로드락(load lock) 챔버가 구비된 LPCVD 장비를 사용할 경우에는 500℃ 내지 650℃의 온도로 진행하는 것이 바람직하다. 한편, 로드락 챔버가 구비되어 있지 않은 LPCVD 장비를 사용할 경우에는, 실리콘 기판(100)의 로딩(loading)시에 게이트 산화막(101)이 자라지 않도록 낮은 온도에서 형성하는 것이 바람직하다. 예를 들어, 530℃이하의 온도에서 형성하는 것이 바람직하다.
그리고, 상기 폴리막(105)은 하부에 형성된 게이트 전극막(102)과 같은 불순물 이온이 주입된 도프드 폴리막을 사용하여 형성할 수 있다.
한편, 상기 폴리막(105)은 언도프드 폴리막일 수도 있으며, 이를 사용할 경우 상기 게이트 전극막(102)을 형성한 챔버내에서 인시튜(In-situ)로 게이트 전극막(102)과 같은 불순물 이온을, 480℃ 내지 650℃의 증착온도에서 8E19 내지 1E21 atoms/㎤의 도즈량으로 진행하는 것이 바람직하다.
그런 다음, 도 1d에 도시한 바와 같이, 상기 폴리막(105)이 베리드 콘택홀(104) 내부에만 매립되도록 에치백 공정을 진행하여 베리드 콘택(105a)를 형성한다. 상기 에치백 공정은, 상기 식각정지막(103)이 노출되는 시점까지 수행하는 것 이 바람직하다. 이때, 상기 식각정지막(103)은 산화막으로 이루어져 있으므로, 상기 폴리막(105)과 식각 선택비가 크기 때문에, 상기 폴리막(105)의 식각공정시, 하부에 존재하는 게이트 전극막(102)을 이루고 있는 폴리실리콘막이 식각되는 것을 방지할 수 있다.
다음으로, 도 1e에 도시한 바와 같이, 상기 식각정지막(103)을 BOE 계열의 식각용액을 이용하여 제거한다.
이후, 통상적인 반도체 소자 제조 공정을 진행한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것이 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.
앞에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 베리드 콘택 형성방법에 의하면, 게이트 전극 형성용 폴리실리콘막을 형성한 후, 베리드 콘택을 형성함으로써, 게이트 산화막의 특성 열화를 방지할 수 있고 콘택 형성영역의 면적을 최소화하여 고집적화된 반도체 소자를 제공할 수 있다.

Claims (21)

  1. 실리콘 기판 상에 게이트 산화막, 게이트 전극막 및 식각정지막을 차례로 증착하는 단계;
    상기 식각정지막 상에 베리드 콘택홀 형성 영역을 정의하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각마스크로 상기 식각정지막, 게이트 전극막 및 게이트 산화막을 순차 식각하여 상기 실리콘 기판의 일부분을 노출시키는 베리드 콘택홀을 형성하는 단계;
    상기 베리드 콘택홀이 형성된 결과물 전면에 폴리막을 증착하는 단계;
    상기 폴리막을 상기 식각정지막이 노출될 때까지 에치백하여 베리드 콘택을 형성하는 단계; 및
    상기 식각정지막을 제거하는 단계;를 포함하되,
    상기 게이트 산화막을 증착하는 단계 이전에, 실리콘 기판의 베리드 콘택홀 형성 영역에 해당하는 실리콘 기판 내에 불순물 이온을 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 베리드 콘택 형성방법.
  2. 제 1 항에 있어서,
    상기 베리드 콘택홀을 형성하는 단계 이후에, 상기 베리드 콘택홀을 통해 노출된 실리콘 기판 내에 불순물 이온을 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 베리드 콘택 형성방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 감광막 패턴을 형성하는 단계 이후에, 상기 감광막 패턴을 이온 주입마스크로 이용하여 게이트 전극막 및 실리콘 기판 내에 불순물 이온을 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 베리드 콘택 형성방법.
  5. 제 2 항 또는 제 4 항에 있어서,
    상기 불순물 이온은, N형 또는 P형 불순물을 사용하는 것을 특징으로 하는 반도체 소자의 베리드 콘택 형성방법.
  6. 제 2 항에 있어서,
    상기 불순물 이온은, 공정조건으로 5KeV 내지 70 KeV 에너지로, 1E14 내지 1E16 atoms/㎠의 도즈량으로 진행하는 것을 특징으로 하는 반도체 소자의 베리드 콘택 형성방법.
  7. 제 1 항에 있어서,
    상기 베리드 콘택홀을 형성하는 단계 이후에, 상기 베리드 콘택홀이 형성된 결과물에 세정공정을 진행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 베리드 콘택 형성방법.
  8. 제 7 항에 있어서,
    상기 세정공정은, BOE 계열 용액을 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 베리드 콘택 형성방법.
  9. 제 1 항에 있어서,
    상기 게이트 전극막은, LPCVD 방식을 진행하여 형성하는 것을 특징으로 하는 반도체 소자의 베리드 콘택 형성방법.
  10. 제 9 항에 있어서,
    상기 게이트 전극막은, 500℃ 내지 650℃의 온도에서 500Å 내지 4000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 베리드 콘택 형성방법.
  11. 제 1 항에 있어서,
    상기 게이트 전극막은, 도프드 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 베리드 콘택 형성방법.
  12. 제 11 항에 있어서,
    상기 게이트 전극막은,
    언도프드 폴리실리콘막을 증착하는 단계; 및
    상기 언도프드 폴리실리콘막내에 N형 또는 P형 불순물 이온을 주입하는 단계;를 통해 형성하는 것을 특징으로 하는 반도체 소자의 베리드 콘택 형성방법.
  13. 제 1 항에 있어서,
    상기 폴리막은, LPCVD 방식을 진행하여 500Å 내지 4000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 베리드 콘택 형성방법.
  14. 제 13 항에 있어서,
    상기 폴리막은, 로드락 챔버가 구비되었을 경우 500℃ 내지 650℃의 온도로 형성하는 것을 특징으로 하는 반도체 소자의 베리드 콘택 형성방법.
  15. 제 13 항에 있어서,
    상기 폴리막은, 로드락 챔버가 구비되지 않았을 경우 530℃ 이하의 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 베리드 콘택 형성방법.
  16. 제 1 항에 있어서,
    상기 폴리막은, 도프드 폴리막으로 형성하는 것을 특징으로 하는 반도체 소자의 베리드 콘택 형성방법.
  17. 제 16 항에 있어서,
    상기 폴리막은,
    언도프드 폴리막 증착하는 단계; 및
    상기 언도프드 폴리막 내에 N형 또는 P형 불순물 이온을 주입하는 단계;를 통해 형성하는 것을 특징으로 하는 반도체 소자의 베리드 콘택 형성방법.
  18. 제 17 항에 있어서,
    상기 불순물 이온 주입공정은, 480℃ 내지 650℃의 증착온도에서 8E19 내지 1E21 atoms/㎤의 도즈량으로 진행하는 것을 특징으로 하는 반도체 소자의 베리드 콘택 형성방법.
  19. 제 1 항에 있어서,
    상기 식각정지막은, 산화막을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 베리드 콘택 형성방법.
  20. 제 19 항에 있어서,
    상기 식각정지막은, LPCVD 방식을 진행하여 형성하는 것을 특징으로 하는 반도체 소자의 베리드 콘택 형성방법.
  21. 제 19 항에 있어서,
    상기 식각정지막은, 600℃ 내지 850℃의 온도에서 50Å 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 베리드 콘택 형성방법.
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* Cited by examiner, † Cited by third party
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KR20020017833A (ko) * 2000-08-31 2002-03-07 박종섭 반도체소자의 듀얼 게이트전극 형성방법

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