KR20020017833A - 반도체소자의 듀얼 게이트전극 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 듀얼 게이트전극 형성방법에 관한 것으로, 반도체기판 표면 상부에 폴리실리콘막을 증착하는 공정과, 상기 폴리실리콘막의 엔모스 영역에 엔형 불순물을 도핑하여 엔형 폴리실리콘막을 형성하고 피모스 영역에 피형 불순물을 도핑하여 피형 폴리실리콘막을 형성하는 공정과, 상기 엔형 및 피형 폴리실리콘막 상부에 고농도의 엔형 불순물을 도핑하여 고농도의 엔형 도핑층을 형성하는 공정과, 상기 엔형 및 피형 폴리실리콘막을 패터닝하여 게이트전극을 형성하는 공정과, 상기 게이트전극 측벽에 절연막 스페이서를 형성하는 공정과, 전체표면상부에 질화막을 형성하는 공정과, 전체표면상부에 평탄화된 층간절연막을 형성하는 공정과, 상기 층간절연막을 식각하되, 과도식각하여 상기 게이트전극을 형성하는 피형 폴리실리콘막 상부의 질화막과 절연막 스페이서를 식각하는 공정과, 상기 절연막 스페이서와 상기 반도체기판 상부의 노출된 질화막을 자기정렬적으로 식각하여 상기 반도체기판을 노출시키는 비트라인 콘택홀을 형성하되, 상기 피형 게이트전극 상측 일부가 식각되는 공정과, 상기 피형 게이트전극 식각된 부분을 포함한 상기 비트라인 콘택홀 표면에 장벽금속층을 증착한 다음, 상기 콘택홀을 매립하는 제1금속배선을 형성하는 공정으로 엔형 게이트, 표면의 고농도 엔형 도핑층, 제1금속콘택 금속 및 피형 게이트 순의 게이트전극 연결 통로로 형성하여 표면 채널 피모스를 형성할 수 있도록 하고 그에 따른 소자의 생산성 및 수율을 향상시키는 기술이다.

Description

반도체소자의 듀얼 게이트전극 형성방법{A method for forming a dual transistor of a semiconductor device}
본 발명은 반도체소자의 듀얼 게이트전극 형성방법에 관한 것으로서, 보다 상세하게는 듀얼 게이트를 적용하는 FCMOS SRAM 셀 제작공정에서 게이트가 연결되는 로드 트랜지스터 ( load Tr. ) 인 피모스 ( PMOS ) 와 드라이브 트랜지스터 ( drive Tr. ) 인 엔모스 ( NMOS ) 의 인터 디퓨젼 ( inter diffusion ) 등의 문제없이 효과적으로 연결하는데 대한 발명으로 PN 다이오드가 형성되는 듀얼 게이트 형성분야에 적용되는 것이다.
종래에는 엔모스와 피모스의 게이트전극이 연결되는 셀 지역에서 인터 디퓨젼의 문제가 발생되어 피모스를 베리드 채널 피모스로 대신 사용하였다.
따라서, 트랜지스터 크기도 표면 채널 피모스에 비하여 커지고 특성도 나쁘게 되었다.
도 1 은 종래기술에 따른 반도체소자의 듀얼 게이트전극 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11) 소자분리영역(13)을 형성한다.
그리고, 전체표면상부에 엔형 폴리실리콘막(15)을 증착한다.
이때, 상기 엔형 폴리실리콘막(15)은 폴리실리콘막을 증착하고 불순물 이온주입방법으로 엔형 불순물을 주입하여 형성할 수 있다.
또한, 폴리실리콘의 증착공정시 엔형 불순물을 이용한 인슈트 ( in-situ ) 공정으로 형성할 수도 있다.
그 다음, 게이트전극 마스크를 이용한 사진식각공정으로 상기 엔형 폴리실리콘막(15)을 식각하여 게이트전극을 형성한다.
그리고, 상기 게이트전극 측벽에 절연막 스페이서(16)를 산화막으로 형성한다.
이때, 상기 절연막 스페이서(16)는 전체표면상부에 절연막을 증착하고 이를 이방성식각하여 형성한다.
그 다음, 전체표면상부에 질화막(17)을 형성한다. 이때, 상기 질화막(17)은 비트라인 콘택 식각공정시 하부층들의 손상을 방지하는 역할을 한다.
그리고, 전체표면상부에 평탄화된 층간절연막(19)을 형성한다.
그리고, 상기 층간절연막(19) 및 상기 질화막을 식각하여 상기 반도체기판(11)을 노출시키는 비트라인 콘택 식각공정으로 비트라인 콘택홀(21)을 형성한다.
이때, 상기 비트라인 콘택 식각공정은 상기 층간절연막(19) 상부에 비트라인 콘택마스크를 이용한 노광 및 현상공정으로 감광막패턴을 형성하고 이를 마스크로 하여 상기 층간절연막(19)과 질화막(17)을 순차적으로 식각하여 실시하는 것이다.
이상에 설명한 바와같이 종래기술에 따른 반도체소자의 듀얼 게이트전극 형성방법은, 인터 디퓨젼의 문제로 인하여 피모스를 베리드 채널 피모스로 사용하게 되고 그로 인하여 표면 채널 피모스를 사용하는 경우보다 면적이 커지고 특성이 열화되어 반도체소자의 특성, 생산성 및 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기 종래의 문제점을 해소하기 위하여 안출한 것으로서, 엔형과 피형의 게이트전극의 연결경로로 엔형 게이트, 표면의 고농도 엔형 도핑층, 제1금속콘택 금속 및 피형 게이트를 형성하여 표면 채널 피모스를 구현할 수 있도록 함으로써 반도체소자의 수율 및 생산성을 향상시킬 수 있는 반도체소자의 듀얼 게이트전극 형성방법을 제공하는데 그 목적이 있다.
도 1 은 종래기술에 따른 반도체소자의 듀얼 게이트전극 형성방법을 도시한 단면도.
도 2a 내지 도 2f 는 본 발명에 따른 반도체소자의 듀얼 게이트전극 형성방법을 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11,31 : 반도체기판
13,33 : 소자분리영역
15,35 : 엔형 폴리실리콘, 엔형 게이트전극
16,41 : 절연막 스페이서
17,43 : 질화막
19,44 : 층간절연막
21,45 : 비트라인 콘택홀
37 : 피형 폴리실리콘, 피형 게이트전극
39 : 고농도의 엔형 도핑층
47 : 장벽금속층
49 : 제1금속배선
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 듀얼 게이트전극 형성방법은, 반도체기판 표면 상부에 폴리실리콘막을 증착하는 공정과, 상기 폴리실리콘막의 엔모스 영역에 엔형 불순물을 도핑하여 엔형 폴리실리콘막을 형성하고 피모스 영역에 피형 불순물을 도핑하여 피형 폴리실리콘막을 형성하는 공정과, 상기 엔형 및 피형 폴리실리콘막 상부에 고농도의 엔형 불순물을 도핑하여 고농도의 엔형 도핑층을 형성하는 공정과, 상기 엔형 및 피형 폴리실리콘막을 패터닝하여 게이트전극을 형성하는 공정과, 상기 게이트전극 측벽에 절연막 스페이서를 형성하는공정과, 전체표면상부에 질화막을 형성하는 공정과, 전체표면상부에 평탄화된 층간절연막을 형성하는 공정과, 상기 층간절연막을 식각하되, 과도식각하여 상기 게이트전극을 형성하는 피형 폴리실리콘막 상부의 질화막과 절연막 스페이서를 식각하는 공정과, 상기 절연막 스페이서와 상기 반도체기판 상부의 노출된 질화막을 자기정렬적으로 식각하여 상기 반도체기판을 노출시키는 비트라인 콘택홀을 형성하되, 상기 피형 게이트전극 상측 일부가 식각되는 공정과, 상기 피형 게이트전극 식각된 부분을 포함한 상기 비트라인 콘택홀 표면에 장벽금속층을 증착한 다음, 상기 콘택홀을 매립하는 제1금속배선을 형성하는 공정을 포함하는 것을 특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2f 는 본 발명의 실시예에 따른 반도체소자의 듀얼 게이트전극 형성방법을 도시한 단면도이다.
도 2a 에 도시된 바와같이, 반도체기판(31) 소자분리영역(33)을 형성한다.
그리고, 전체표면상부에 폴리실리콘막을 증착한다.
그리고, 상기 폴리실리콘막의 엔모스 영역에 엔형 불순물을 도핑하여 엔형 폴리실리콘막(35)을 형성하고 피모스 영역에 피형 불순물을 도핑하여 피형 폴리실리콘막(37)을 형성한다.
그리고, 상기 엔형 및 피형 폴리실리콘막(35,37) 상부에 고농도의 엔형 불순물을 도핑하여 고농도의 엔형 도핑층(39)을 형성한다.
도 2b 에 도시된 바와같이, 게이트전극 마스크를 이용한 사진식각공정으로 상기 엔형 및 피형 폴리실리콘막(35,37)을 패터닝하여 게이트전극을 형성한다.
그리고, 상기 게이트전극 측벽에 절연막 스페이서(41)를 질화막으로 형성한다.
이때, 상기 절연막 스페이서(41)는 전체표면상부에 절연막을 증착하고 이를 이방성식각하여 형성한다.
도 2c 에 도시된 바와같이, 전체표면상부에 질화막(43)을 형성한다. 이때, 상기 질화막(43)은 비트라인 콘택 식각공정시 하부층들의 손상을 방지하는 역할을 한다.
도 2d 에 도시된 바와같이, 전체표면상부에 평탄화된 층간절연막(44)을 형성한다.
그리고, 상기 층간절연막(44)을 식각하되, 과도식각하여 상기 게이트전극을 형성하는 피형 폴리실리콘막(37) 상부의 질화막(43)과 절연막 스페이서(41)를 식각한다. 이때, 상기 절연막 스페이서(41)는 500 - 600 Å 두께 남긴다.
도 2e 에 도시된 바와같이, 상기 절연막 스페이서(41)와 상기 반도체기판(31) 상부의 노출된 질화막(43)을 자기정렬적으로 식각하여 상기 반도체기판(31)을 노출시키는 비트라인 콘택홀(45)을 형성한다.
도 2f 에 도시된 바와같이, 상기 비트라인 콘택홀(45)의 전체표면상부에 장벽금속층(47)을 증착하고 상기 콘택홀(45)을 매립하는 제1금속배선(49)을 형성한다.
이때, 피형과 엔형 게이트전극 간의 연결경로는 화살표와 같이 엔형 게이트전극 즉 엔형 폴리실리콘(35), 표면의 고농도 엔형 도핑층(43), 제1금속콘택금속(47) 및 피형 게이트전극 즉 피형 폴리실리콘(37)으로 된다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 듀얼 게이트전극 형성방법은, 셀 지역의 베리드 채널 피모스를 표면 채널 피모스로 대체할 수 있어 피모스의 트랜지스터 크기를 감소시킬 수 있고 그에 따른 칩 크기를 줄일 수 있어 넷 다이 ( net die ) 수를 증가시킬 수 있으며 수율을 향상시킬 수 있는 효과를 제공한다.

Claims (3)

  1. 반도체기판 표면 상부에 폴리실리콘막을 증착하는 공정과,
    상기 폴리실리콘막의 엔모스 영역에 엔형 불순물을 도핑하여 엔형 폴리실리콘막을 형성하고 피모스 영역에 피형 불순물을 도핑하여 피형 폴리실리콘막을 형성하는 공정과,
    상기 엔형 및 피형 폴리실리콘막 상부에 고농도의 엔형 불순물을 도핑하여 고농도의 엔형 도핑층을 형성하는 공정과,
    상기 엔형 및 피형 폴리실리콘막을 패터닝하여 게이트전극을 형성하는 공정과,
    상기 게이트전극 측벽에 절연막 스페이서를 형성하는 공정과,
    전체표면상부에 질화막을 형성하는 공정과,
    전체표면상부에 평탄화된 층간절연막을 형성하는 공정과,
    상기 층간절연막을 식각하되, 과도식각하여 상기 게이트전극을 형성하는 피형 폴리실리콘막 상부의 질화막과 절연막 스페이서를 식각하는 공정과,
    상기 절연막 스페이서와 상기 반도체기판 상부의 노출된 질화막을 자기정렬적으로 식각하여 상기 반도체기판을 노출시키는 비트라인 콘택홀을 형성하되, 상기 피형 게이트전극 상측 일부가 식각되는 공정과,
    상기 피형 게이트전극 식각된 부분을 포함한 상기 비트라인 콘택홀 표면에 장벽금속층을 증착한 다음, 상기 콘택홀을 매립하는 제1금속배선을 형성하는 공정을 포함하는 반도체소자의 듀얼 게이트전극 형성방법.
  2. 제 1 항에 있어서,
    상기 절연막 스페이서는 질화막으로 형성하는 것을 특징으로하는 반도체소자의 듀얼 게이트전극 형성방법.
  3. 제 1 항에 있어서,
    상기 층간절연막 식각공정은 상기 절연막 스페이서를 500 - 600 Å 두께 남기는 과도식각공정이 수반되는 것을 특징으로하는 반도체소자의 듀얼 게이트전극 형성방법.
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