KR20040008496A - 트랜지스터의 제조 방법 - Google Patents
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Abstract
본 발명의 트랜지스터의 제조 방법에 관한 것으로, 특히 다마신(Damascene) 공정을 사용하여 듀얼(Dual) 게이트전극을 형성함으로써, 게이트전극의 패터닝(Patterning) 공정이 안정하여 게이트전극의 프로파일(Profile)이 양호하고 상기 반도체 기판의 손상을 방지하며, 또한 상기 듀얼 게이트전극을 형성하기 전에 채널(Channel) 영역의 반도체 기판에 각각의 채널 조절 이온을 주입함으로써, 상기 채널 조절 이온과 소오스/드레인 영역을 형성하기 위한 불순물 이온이 중복되는 것을 방지하여 숏(Short) 채널 효과를 감소시킴으로 소자의 특성, 수율 및 신뢰성을 향상시키는 기술이다.
Description
본 발명은 트랜지스터의 제조 방법에 관한 것으로, 특히 듀얼(Dual) 게이트전극을 형성하기 전에 채널(Channel) 영역의 반도체 기판에 각각의 채널 조절 이온을 주입한 후, 다마신(Damascene) 공정을 사용하여 듀얼 게이트전극을 형성하여 소자의 특성, 수율 및 신뢰성을 향상시키는 트랜지스터의 제조 방법에 관한 것이다.
현재 트랜지스터는 접합 깊이가 감소함에 따라 RC 지연 및 숏(Short) 채널 효과의 증가와 트랜지스터의 콘택 저항 증가와 같은 문제점이 발생되기 때문에 소오스/드레인 불순물 영역의 구조를 선택 에피택셜(Epitaxial) 공정에 의해 반도체 기판 상에 형성하는 이에스디(Elevated source/drain: ESD)를 채택하거나 살리사이드(Silicide) 구조를 채택하고 또한 이들 둘을 동시에 채택하는 추세이다.
도 1a 내지 도 1c는 종래 기술에 따른 트랜지스터의 제조 방법을 도시한 단면도이다.
도 1a를 참조하면, p형 반도체 기판(11)상에 열산화 공정으로 게이트 산화막(13)을 성장시킨 다음, 상기 게이트 산화막(13) 상에 다결정 실리콘층(15), 텅스텐(W)층(17), 제 1 질화막의 하드 마스크(Hard mask)층(19) 및 감광막(도시하지 않음)을 순차적으로 형성한다.
그리고, 상기 감광막을 게이트전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.
이어, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 하드 마스크층(19)을 식각하고, 상기 텅스텐층(17)과 다결정 실리콘층(15)을 식각하여 게이트전극을 형성하고, 상기 게이트 산화막(13)을 식각한 다음, 상기 감광막을 제거한다.
도 1b를 참조하면, 상기 게이트전극을 포함한 전면에 제 2 질화막(21)을 형성한다.
그리고, 상기 게이트전극을 마스크로 전면에 저농도 n형 불순물 이온을 이온 주입한다.
그리고, 상기 제 2 질화막(21) 상에 제 3 질화막(23)을 형성하고, 상기 제 2, 제 3 질화막(21,23)을 에치백(Etch-back)하여 상기 게이트전극 측벽에 스페이서(Spacer)를 형성한다.
도 1c를 참조하면, 상기 게이트전극과 스페이서를 마스크로 고농도 n형 불순물 이온을 이온 주입하고 드라이브 인(Drive-in) 확산하여 상기 게이트전극 양측의 반도체 기판(11) 표면내에 LDD(Lightly Doped Drain) 구조의 소오스/드레인 영역(25)을 형성한다.
그러나, 종래의 트랜지스터의 제조 방법은 게이트 산화막 상에 다결정 실리콘층, 텅스텐층 및 하드 마스크층을 형성한 후, 패터닝(Patterning) 공정을 진행하여 금속 게이트전극을 형성하기 때문에, 상기 다결정 실리콘층, 텅스텐층 및 하드 마스크층의 적층 두께로 상기 게이트전극의 패터닝 공정이 불안정하여 게이트전극의 프로파일(Profile)이 양호하지 않고 상기 반도체 기판이 손상되기 때문에 브레이크 다운(Break down) 전압이 저하되고, GIDL(Gate Induced Drain Leakage)이 증가하여 소자의 리프레쉬(Refresh) 특성이 저하되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 다마신 공정을 사용하여 듀얼 게이트전극을 형성함으로써, 게이트전극의 패터닝 공정이 안정하고 또한, 상기 듀얼 게이트전극을 형성하기 전에 채널 영역의 반도체 기판에 각각의 채널 조절 이온을 주입하는 트랜지스터의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 트랜지스터의 제조 방법을 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
11,31 : 반도체 기판13,43 : 게이트 산화막
15,45 : 다결정 실리콘층17,47 : 텅스텐층
19 : 하드 마스크층21 : 제 2 질화막
23 : 제 3 질화막25 : 소오스/드레인 영역
33 : p 웰35 : n 웰
37 : 제 1 산화막39 : 제 1 채널 조절 이온
41 : 제 2 채널 조절 이온49 : 저농도의 n형 불순물 이온
51 : 저농도의 p형 불순물 이온53 : 제 2 산화막 스페이서
55 : n형의 소오스/드레인 불순물 영역
57 : p형의 소오스/드레인 불순물 영역
이상의 목적을 달성하기 위한 본 발명은,
NMOS가 형성될 영역에 형성된 p 웰 및 PMOS가 형성될 영역에 형성된 n 웰이 각각 구비된 반도체 기판 상에 제 1 절연막을 형성하는 단계와,
게이트전극이 형성될 부위를 노출시키는 마스크를 사용한 사진식각 공정으로 상기 제 1 절연막을 식각하는 단계와,
상기 제 1 절연막을 포함한 p형 웰에 제 1 채널 조절 이온을 주입하는 단계와,
상기 제 1 절연막을 포한한 n형 웰에 제 2 채널 조절 이온을 주입하는 단계와,
상기 제 1 절연막을 포함한 전면에 게이트 절연막, 도전층 및 금속층을 순차적으로 형성하는 단계와,
상기 제 1 절연막을 식각 방지막으로 상기 금속층, 도전층 및 게이트 절연막을 전면 식각하여 게이트전극을 형성하고, 상기 노출된 제 1 절연막을 제거하는 단계와,
상기 게이트전극 양측의 p형 웰에 n형의 소오스/드레인 불순물 영역을 형성하는 단계와,
상기 게이트전극 양측의 n형 웰에 p형의 소오스/드레인 불순물 영역을 하는 단계를 포함하는 트랜지스터의 제조 방법을 제공하는 것과,
상기 제 1 채널 조절 이온으로 붕소(B)를 사용하는 것과,
상기 제 2 채널 조절 이온으로 인(P) 또는 비소(As)를 사용하는 것과,
상기 금속층을 텅스텐(W)층, 알루미늄(Al)층 및 텅스텐 실리사이드층으로 이루어진 군에서 임으로 선택된 하나 또는 둘 이상의 적층 구조물로 형성하는 것을 특징으로 한다.
본 발명의 원리는 다마신 공정을 사용하여 듀얼 게이트전극을 형성함으로써, 게이트전극의 패터닝 공정이 안정하여 게이트전극의 프로파일이 양호하고 상기 반도체 기판의 손상을 방지하며, 또한 상기 듀얼 게이트전극을 형성하기 전에 채널 영역의 반도체 기판에 각각의 채널 조절 이온을 주입함으로써, 상기 채널 조절 이온과 소오스/드레인 영역을 형성하기 위한 불순물 이온이 중복되는 것을 방지하여 숏 채널 효과를 감소시키기 위한 것이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 도시한 단면도로서, “A”는 NMOS가 형성될 영역을 도시한 것이고, “B”는 PMOS가 형성될 영역을 도시한 것이다.
도 2a를 참조하면, NMOS가 형성될 영역(A)만을 노출시키는 감광막 패턴 또는 PMOS가 형성될 영역(B)만을 노출시키는 감광막 패턴을 각각 마스크로 하여 전면에 이온 주입 공정을 진행하는 선택 이온 주입 공정으로 소정 영역에 선택적으로 불순물을 주입하고, 드라이브 인 확산을 통해 상기 NMOS가 형성될 영역(A)의 반도체 기판(31)에 p 웰(33)과 상기 PMOS가 형성될 영역(B)의 반도체 기판(31)에 n 웰(35)을 각각 형성한다.
그리고, 상기 반도체 기판(31)상에 제 1 산화막(37)을 형성한다.
도 2b를 참조하면, 상기 제 1 산화막(37) 상에 감광막을 도포하고, 상기 감광막을 게이트 전극이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상하여 감광막 패턴(도시하지 않음)을 형성한다.
그리고, 상기 감광막 패턴을 마스크로 상기 제 1 산화막(37)을 식각한 후, 상기 감광막 패턴을 제거한다.
이어, 상기 제 1 산화막(37)을 마스크로 하는 선택 이온 주입 공정에 의해 상기 p형 웰(33)에만 붕소(B)와 같은 제 1 채널 조절 이온(39)을 주입한 후, 상기 n형 웰(35)에만 인(P) 또는 비소(As)제 2 채널 조절 이온(41)을 주입한다.
도 2c를 참조하면, 상기 제 1 산화막(37)을 포함한 전면에 게이트 산화막(43), 다결정 실리콘층(45) 및 텅스텐층(47)을 순차적으로 형성한다. 이때, 상기 텅스텐층(47) 대신에 알루미늄(Al)층, 텅스텐 실리사이드(Silicide)층 등 금속층으로 형성할 수 있다.
도 2d를 참조하면, 상기 제 1 산화막(37)을 식각 방지막으로 하는 화학적 기계 연마 공정에 의해 상기 텅스텐층(47)과 다결정 실리콘층(45)을 식각하여 금속 게이트전극을 형성하고, 상기 게이트 산화막(43)을 식각한다.
그리고, 상기 제 1 산화막(37)을 제거하고, 상기 금속 게이트전극을 마스크로 하는 선택 이온 주입 공정에 의해 상기 p형 웰(33)에만 저농도의 n형 불순물 이온(49)을 주입하고, 상기 n형 웰(35)에만 저농도의 p형 불순물 이온(51)을 주입한다.
도 2e를 참조하면, 상기 금속 게이트전극을 포함한 전면에 제 2 산화막을 형성하고, 에치백하여 상기 금속 게이트전극 측벽에 제 2 산화막 스페이서(53)를 형성한다.
그리고, 상기 제 2 산화막 스페이서(53)를 포함한 금속 게이트전극을 마스크로 하는 선택 이온 주입 공정에 의해 상기 p형 웰(33)에만 고농도의 n형 불순물 이온을 주입하고, 상기 n형 웰(35)에만 고농도의 p형 불순물 이온을 주입한다.
이어, 상기 각각 주입된 불순물 이온들을 드라이브-인 확산하여 상기 금속 게이트전극 양측의 p형 웰(33) 표면내에 LDD 구조를 갖는 n형의 소오스/드레인 불순물 영역(55)을 형성하고, 상기 금속 게이트전극 양측의 형 웰(35) 표면내에 LDD 구조를 갖는 p형의 소오스/드레인 불순물 영역(57)을 형성한다.
본 발명의 트랜지스터의 제조 방법은 다마신 공정을 사용하여 듀얼 게이트전극을 형성함으로써, 게이트전극의 패터닝 공정이 안정하여 게이트전극의 프로파일이 양호하고 상기 반도체 기판의 손상을 방지하며, 또한 상기 듀얼 게이트전극을형성하기 전에 채널 영역의 반도체 기판에 직접 각각의 채널 조절 이온을 주입함으로써, 상기 채널 조절 이온과 소오스/드레인 영역을 형성하기 위한 불순물 이온이 중복되는 것을 방지하여 숏 채널 효과를 감소시킴으로 소자의 특성, 수율 및 신뢰성을 향상시키는 효과가 있다.
Claims (4)
- NMOS가 형성될 영역에 형성된 p 웰 및 PMOS가 형성될 영역에 형성된 n 웰이 각각 구비된 반도체 기판 상에 제 1 절연막을 형성하는 단계와,게이트전극이 형성될 부위를 노출시키는 마스크를 사용한 사진식각 공정으로 상기 제 1 절연막을 식각하는 단계와,상기 제 1 절연막을 포함한 p형 웰에 제 1 채널 조절 이온을 주입하는 단계와,상기 제 1 절연막을 포한한 n형 웰에 제 2 채널 조절 이온을 주입하는 단계와,상기 제 1 절연막을 포함한 전면에 게이트 절연막, 도전층 및 금속층을 순차적으로 형성하는 단계와,상기 제 1 절연막을 식각 방지막으로 상기 금속층, 도전층 및 게이트 절연막을 전면 식각하여 게이트전극을 형성하고, 상기 노출된 제 1 절연막을 제거하는 단계와,상기 게이트전극 양측의 p형 웰에 n형의 소오스/드레인 불순물 영역을 형성하는 단계와,상기 게이트전극 양측의 n형 웰에 p형의 소오스/드레인 불순물 영역을 하는 단계를 포함하는 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 제 1 채널 조절 이온으로 붕소(B)를 사용함을 특징으로 하는 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 제 2 채널 조절 이온으로 인(P) 또는 비소(As)를 사용함을 특징으로 하는 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 금속층을 텅스텐(W)층, 알루미늄(Al)층 및 텅스텐 실리사이드층으로 이루어진 군에서 임으로 선택된 하나 또는 둘 이상의 적층 구조물로 형성함을 특징으로 하는 트랜지스터의 제조 방법.
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| KR100935719B1 (ko) * | 2007-04-12 | 2010-01-08 | 주식회사 하이닉스반도체 | 반도체 소자의 듀얼 게이트 형성방법 |
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2002
- 2002-07-18 KR KR1020020042135A patent/KR20040008496A/ko not_active Application Discontinuation
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| KR100935719B1 (ko) * | 2007-04-12 | 2010-01-08 | 주식회사 하이닉스반도체 | 반도체 소자의 듀얼 게이트 형성방법 |
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