KR100583111B1 - 시모스(ｃｍｏｓ) 트랜지스터의 제조 방법 - Google Patents

시모스(ｃｍｏｓ) 트랜지스터의 제조 방법 Download PDF

Info

Publication number
KR100583111B1
KR100583111B1 KR1020000054378A KR20000054378A KR100583111B1 KR 100583111 B1 KR100583111 B1 KR 100583111B1 KR 1020000054378 A KR1020000054378 A KR 1020000054378A KR 20000054378 A KR20000054378 A KR 20000054378A KR 100583111 B1 KR100583111 B1 KR 100583111B1
Authority
KR
South Korea
Prior art keywords
semiconductor substrate
forming
region
well
metal gate
Prior art date
Application number
KR1020000054378A
Other languages
English (en)
Other versions
KR20020022121A (ko
Inventor
이평우
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020000054378A priority Critical patent/KR100583111B1/ko
Publication of KR20020022121A publication Critical patent/KR20020022121A/ko
Application granted granted Critical
Publication of KR100583111B1 publication Critical patent/KR100583111B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Abstract

본 발명은 시모스(Complementary Metal Oxide Semi Conductor : 이하 ＣＭＯＳ) 트랜지스터의 제조 방법에 관한 것으로, 종래의 텅스텐(W) 금속 게이트 전극을 형성하는 공정이 복잡하고, 반도체 소자의 신뢰성을 저하시키는 문제를 해결하기 위하여, 매립 채널 NMOS 및 표면 채널 PMOS 영역에 백금(Pt) 금속 게이트 전극을 다마신(Damascene) 공정을 이용하여 형성함으로써, 단순한 공정에 의해 문턱 전압의 증가를 방지하고 채널의 균일도를 향상시키기 위한 CMOS 트랜지스터의 제조 방법에 관한 것이다.

Description

시모스(ＣＭＯＳ) 트랜지스터의 제조 방법{Method for manufacturing CMOS transistor}
도 1a 내지 도 1g는 종래 기술에 따른 CMOS 트랜지스터의 제조 방법을 나타낸 공정 단면도
도 2a 내지 도 2g는 본 발명의 실시 예에 따른 CMOS 트랜지스터의 제조 방법을 나타낸 공정 단면도
도 3a와 도 3b는 본 발명에서 다마신 방법에 의한 백금 금속 게이트 전극의 형성 방법을 나타낸 공정 단면도
도 4는 각 MOS에 따른 문턱 전압을 나타낸 도면
< 도면의 주요부분에 대한 부호의 설명 >
51 : 반도체 기판 52 : 소자 분리 산화막
53 : 제 1 감광막 54 : 제 1 채널 영역
55 : 제 1 펀치 스로우 스톱 영역 56 : 제 1 필드 스톱 영역
57 : n 웰 58 : 제 2 감광막
59 : 제 2 채널 영역 60 : 제 2 펀치 스로우 스톱 영역
61 : 제 2 필드 스톱 영역 62 : p 웰
63 : 게이트 절연막 64 : 백금 금속 게이트 전극
65 : 제 4 감광막 66 : 저농도 n형 불순물 영역
67 : 제 5 감광막 68 : 저농도 p형 불순물 영역
69 : 질화막 측벽 70 : 제 6 감광막
71 : n형 소오스/드레인 영역 72 : p형 소오스/드레인 영역
81 : 층간 절연막
본 발명은 시모스(Complementary Metal Oxide Semi Conductor : 이하 ＣＭＯＳ) 트랜지스터의 제조 방법에 관한 것으로, 종래의 텅스텐(W) 금속 게이트 전극을 형성하는 공정이 복잡하고, 반도체 소자의 신뢰성을 저하시키는 문제를 해결하기 위하여, 매립 채널 NMOS 및 표면 채널 PMOS 영역에 백금(Pt) 금속 게이트 전극을 다마신(Damascene) 공정을 이용하여 형성함으로써, 단순한 공정에 의해 문턱 전압의 증가를 방지하고 채널의 균일도를 향상시키기 위한 CMOS 트랜지스터의 제조 방법에 관한 것이다.
종래 기술에 따른 CMOS 트랜지스터의 제조 방법은 도 1a에서와 같이, p 웰(Well)과 n 웰이 형성될 부위가 정의된 반도체 기판(11)의 격리 영역에 일반적인 에스티아이(Shallow Trench Isolation : STI) 방법으로 소자 분리 산화막(12)을 형성한다.
도 1b에서와 같이, 상기 반도체 기판(11)상에 제 1 감광막(13)을 도포한 다음, 상기 제 1 감광막(13)을 상기 정의된 n 웰 상측 부위에서만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 1 감광막(13)을 마스크로 각각 n형 불순물인 웰 형성용 이온, 필드 스톱(Field Stop) 이온 및 펀치 스로우 스톱(Punch Through Stop) 이온과 그 반대 도전형인 p형 불순물인 문턱전압 조절이온을 순차적으로 점점 저 에너지로 각각 주입하고, 드라이브 인 확산을 통해 상기 반도체 기판(11) 표면으로부터 제 1 채널 영역(14), 제 1 펀치 스로우 스톱 영역(15), 제 1 필드 스톱 영역(16) 및 n 웰(17)을 형성한다.
도 1c에서와 같이, 상기 제 1 감광막(13)을 제거한 후, 상기 반도체 기판(11)상에 제 2 감광막(18)을 도포한 다음, 상기 제 2 감광막(18)을 상기 정의된 p 웰 상측 부위에서만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 2 감광막(18)을 마스크로 각각 p형 불순물인 웰 형성용 이온, 필드 스톱 이온 및 펀치 스로우 스톱 이온과 그 반대 도전형인 n형 불순물인 문턱전압 조절이온을 순차적으로 점점 저 에너지로 각각 주입하고, 드라이브 인 확산을 통해 상기 반도체 기판(11) 표면으로부터 제 2 채널 영역(19), 제 2 펀치 스로우 스톱 영역(20), 제 2 필드 스톱 영역(21) 및 p 웰(22)을 형성한다.
도 1d에서와 같이, 상기 제 2 감광막(18)을 제거하고, 상기 반도체 기판(11)상에 게이트 절연막(23), 텅스텐(W)층, 하드 마스크(Hard Mask)층 및 제 3 감광막(도시하지 않음)을 순차적으로 형성한 다음, 상기 제 3 감광막을 텅스텐 금속 게이트 전극이 형성될 부위에서만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로 상기 하드 마스크층과 텅스텐층을 선택 식각하여 다수개의 텅스텐 금속 게이트 전극(24)들을 상기 반도체 기판(11)상에 형성하고 상기 제 3 감광막을 제거한다.
그리고, 상기 텅스텐 금속 게이트 전극(24)들을 포함한 반도체 기판(11)상에 제 4 감광막(25)을 도포한 후, 상기 제 4 감광막(25)을 상기 n 웰(17)의 상부에서만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 4 감광막(25)을 마스크로 이용하여 저농도의 n형 불순물 이온을 주입 및 드라이브 인 확산을 실시하므로 상기 각 텅스텐 금속 게이트 전극(24) 양측의 p 웰(22) 표면내에 저농도 n형 불순물 영역(26)을 형성한다.
도 1e에서와 같이, 상기 제 4 감광막(25)을 제거한 다음, 상기 반도체 기판(11)상에 제 5 감광막(27)을 도포한 후, 상기 제 5 감광막(27)을 상기 p 웰(22)의 상부에서만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 5 감광막(27)을 마스크로 이용하여 저농도의 p형 불순물 이온을 주입 및 드라이브 인 확산을 실시하므로 상기 각 텅스텐 금속 게이트 전극(24) 양측의 n 웰(17) 표면내에 저농도 p형 불순물 영역(28)을 형성한다.
도 1f에서와 같이, 상기 제 5 감광막(27)을 제거한 다음, 상기 텅스텐 금속 게이트 전극(24)들을 포함한 반도체 기판(11)상에 질화막을 형성하고 에치백(Etch back)하여 상기 각 텅스텐 금속 게이트 전극(24) 양측에 질화막 측벽(29)을 형성한다.
그리고, 상기 질화막 측벽(29)을 포함한 전면에 제 6 감광막(30)을 형성하고, 상기 제 6 감광막(30)을 상기 p 웰(22)의 상부에서만 제거되도록 선택적으로 노광 및 현상한다.
이어, 상기 선택적으로 노광 및 현상된 제 6 감광막(30)을 마스크로 n형 불순물 이온을 주입 및 드라이브 인 확산을 실시하므로 상기 각 텅스텐 금속 게이트 전극(24) 양측의 p 웰(22) 표면내에 n형 소오스/드레인 영역(31)을 형성한다.
도 1g에서와 같이, 상기 제 6 감광막(30)을 제거한 다음, 전면에 제 7 감광막(도시하지 않음)을 형성하고, 상기 제 7 감광막을 상기 n 웰(17)의 상부에서만 제거되도록 선택적으로 노광 및 현상한다.
이어, 상기 선택적으로 노광 및 현상된 제 7 감광막을 마스크로 p형 불순물 이온을 주입 및 드라이브 인 확산을 실시하므로 상기 각 텅스텐 금속 게이트 전극(21) 양측의 n 웰(17) 표면내에 p형 소오스/드레인 영역(32)을 형성한 다음, 상기 제 7 감광막을 제거한다.
상술한 바와 같이, 종래의 CMOS 트랜지스터는 상기 n 웰에 p형 불순물인 문턱전압 조절이온을 주입하고 드라이브 인 확산 공정을 수행하여 매립 채널 PMOS를 형성하며, 상기 p 웰에 n형 불순물인 문턱전압 조절이온을 주입하고 드라이브 인 확산 공정을 수행하여 매립 채널 NMOS를 형성한 후, 텅스텐 금속 게이트 전극을 형성 한다. 이때, 매립 채널의 NMOS와 매립 채널 PMOS에 의해서 문턱 전압의 증가 문제는 방지하였으나, NMOS와 PMOS의 두 번의 반대 도전형 물질을 이온주입 하는 도핑(Doping) 공정 등과 같이 공정이 복잡하고 매립 채널에 의해 채널의 균일도가 저하된다.
삭제
삭제
삭제
본 발명은 상기의 문제점을 해결하기 위해 안출 한 것으로, 매립 채널 NMOS 및 표면 채널 PMOS를 형성하고, 백금 금속 게이트 전극을 다마신 공정을 이용하여 형성함으로써, 단순한 공정에 의해 문턱 전압의 증가를 방지하고 채널의 균일도를 향상시키는 CMOS 트랜지스터의 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 CMOS 트랜지스터의 제조 방법은
반도체 기판에 PMOS 영역과 NMOS 영역을 정의하는 단계와,
상기 PMOS 영역의 반도체 기판 표면에 n형의 문턱전압 조절 이온이 주입된 표면 채널을 포함한 n웰을 형성하는 단계와,
상기 NMOS 영역의 반도체 기판 표면에 n형의 문턱전압 조절 이온이 주입된 매립 채널을 포함한 p웰을 형성하는 단계와,
상기 반도체 기판 상에 게이트 전극들의 하부 및 측벽을 둘러싸는 게이트 절연막을 먼저 형성하고, 상기 게이트 절연막 내에 백금 금속을 매립하는 다마신 공정을 이용하여 백금 금속 게이트 전극을 형성하는 단계와,
상기 PMOS 영역의 백금 금속 게이트 전극 양측 n웰 반도체 기판 표면에 p형의 소오스/드레인 영역을 형성하는 단계 및
상기 NMOS 영역의 백금 금속 게이트 전극 양측 p웰 반도체 기판 표면에 n형의 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
여기서, 상기 게이트 절연막은 SixOyNz 및 TaxOyNz 중 선택된 어느하나의 고유전체 물질로 형성하는 것이 바람직하다.
상기와 같은 본 발명에 따른 CMOS 트랜지스터의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2g는 본 발명의 실시 예에 따른 CMOS 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.
그리고, 도 3a와 도 3b는 본 발명에서 다머신 방법에 의한 백금 금속 게이트 전극의 형성 방법을 나타낸 공정 단면도이고, 도 4는 각 MOS에 따른 문턱 전압을 나타낸 도면이다.
본 발명의 실시 예에 따른 CMOS 트랜지스터의 제조 방법은 도 2a에서와 같이, p 웰과 n 웰이 형성될 부위가 정의된 반도체 기판(51)의 격리 영역에 일반적인 STI 방법으로 소자 분리 산화막(52)을 형성한다.
도 2b에서와 같이, 상기 반도체 기판(51)상에 제 1 감광막(53)을 도포한 다음, 상기 제 1 감광막(53)을 상기 정의된 n 웰 상측 부위에서만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 1 감광막(53)을 마스크로 각각 n형 불순물인 웰 형성용 이온, 필드 스톱 이온, 펀치 스로우 스톱 이온 및 문턱전압 조절이온을 순차적으로 점점 저 에너지로 각각 주입하고, 드라이브 인 확산을 통해 상기 반도체 기판(51) 표면으로부터 제 1 채널 영역(54), 제 1 펀치 스로우 스톱 영역(55), 제 1 필드 스톱 영역(56) 및 n 웰(57)을 형성한다.
도 2c에서와 같이, 상기 제 1 감광막(53)을 제거한 후, 상기 반도체 기판(51)상에 제 2 감광막(58)을 도포한 다음, 상기 제 2 감광막(58)을 상기 정의된 p 웰 상측 부위에서만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 2 감광막(58)을 마스크로 각각 p형 불순물인 웰 형성용 이온, 필드 스톱 이온 및 펀치 스로우 스톱 이온 그리고 n형 불순물인 문턱전압 조절이온을 순차적으로 점점 저 에너지로 각각 주입하고, 드라이브 인 확산을 통해 상기 반도체 기판(51) 표면으로부터 제 2 채널 영역(59), 제 2 펀치 스로우 스톱 영역(60), 제 2 필드 스톱 영역(61) 및 p 웰(62)을 형성한다.
도 2d에서와 같이, 상기 제 2 감광막(58)을 제거하고, 상기 반도체 기판(51)상에 (63), 백금층, 하드 마스크층 및 제 3 감광막(도시하지 않음)을 순차적으로 형성한 다음, 상기 제 3 감광막을 게이트 전극이 형성될 부위에서만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로 상기 하드 마스크층과 백금층을 선택 식각하여 다수개의 백금 금속 게이트 전극(64)들을 상기 반도체 기판(51)상에 형성하고 상기 제 3 감광막을 제거한다.
이때, 상기 게이트 절연막(63)을 SixOyNz과 TaxOyNz 등의 고유전체 물질로 형성할 수 있다.
그리고, 상기 백금 금속 게이트 전극(64)들을 포함한 반도체 기판(51)상에 제 4 감광막(65)을 도포한 후, 상기 제 4 감광막(65)을 상기 n 웰(56)의 상부에서만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 4 감광막(65)을 마스크로 이용하여 저농도의 n형 불순물 이온을 주입 및 드라이브 인 확산을 실시하고, 상기 각 백금 금속 게이트 전극(64) 양측의 p 웰(62) 반도체 기판 표면 내에 저농도 n형 불순물 영역(66)을 형성한다.
여기서, 상기 백금 금속 게이트 전극(64)의 형성 방법은 종래의 텅스텐 금속 게이트 전극에 비하여 전기 전도도가 우수하여 문턱 전압의 증가는 방지할 수 있으며, 더 바람직하게는 도 3a에서와 같이, 다머신(Damascene) 방법을 사용하여 백금 금속 게이트 전극(64)을 형성한다.
먼저 상기 반도체 기판(51)상에 층간 절연막(81)과 감광막(도시하지 않음)을 순차적으로 형성한다.
그리고, 상기 감광막을 게이트 전극이 형성될 부위에서만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 층간 절연막(81)을 선택 식각한 후, 상기 감광막을 제거한다.
이어, 상기 층간 절연막(81)을 포함한 전면에 게이트 절연막(63), 백금층 및 하드 마스크층을 순차적으로 형성한 후, 상기 층간 절연막(81)을 식각 종말점으로 하는 시엠피(Chemical Mechanical Polishing : CMP) 방법에 의해 상기 게이트 절연막(63), 백금층 및 하드 마스크층을 평탄화한 다음 도 3b에서와 같이, 상기 층간절연막(81)을 제거하여 다수개의 백금 금속 게이트 전극(64)들을 상기 반도체 기판(51)상에 형성할 수 있다.
도 2e에서와 같이, 상기 제 4 감광막(65)을 제거한 다음, 상기 반도체 기판(51)상에 제 5 감광막(67)을 도포한 후, 상기 제 5 감광막(67)을 상기 p 웰(62)의 상부에서만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 5 감광막(67)을 마스크로 이용하여 저농도의 p형 불순물 이온을 주입 및 드라이브 인 확산을 실시하고, 상기 각 백금 금속 게이트 전극(64) 양측의 n 웰(57) 반도체 기판 표면 내에 저농도 p형 불순물 영역(68)을 형성한다.
도 2f에서와 같이, 상기 제 5 감광막(67)을 제거한 다음, 상기 백금 금속 게이트 전극(64)들을 포함한 반도체 기판(51)상에 질화막을 형성하고 에치백하여 상 기 각 백금 금속 게이트 전극(64) 양측에 질화막 측벽(69)을 형성한다.
그리고, 상기 질화막 측벽(69)을 포함한 전면에 제 6 감광막(70)을 형성하고, 상기 제 6 감광막(70)을 p 웰(62)의 상부에서만 제거되도록 선택적으로 노광 및 현상한다.
이어, 상기 선택적으로 노광 및 현상된 제 6 감광막(70)을 마스크로 n형 불순물 이온을 주입 및 드라이브 인 확산을 실시하고, 상기 각 백금 금속 게이트 전극(61) 양측의 p 웰(62) 상부에 n형 소오스/드레인 영역(71)을 형성한다.
도 2g에서와 같이, 상기 제 6 감광막(70)을 제거한 다음, 전면에 제 7 감광막(도시하지 않음)을 형성하고, 상기 제 7 감광막을 n 웰(57)의 상부에서만 제거되도록 선택적으로 노광 및 현상한다.
이어, 상기 선택적으로 노광 및 현상된 제 7 감광막을 마스크로 p형 불순물 이온을 주입 및 드라이브 인 확산을 실시하고, 상기 각 백금 금속 게이트 전극(61) 양측의 n 웰(57) 상부에 p형 소오스/드레인 영역(72)을 형성한 다음, 상기 제 7 감광막을 제거한다.
상술한 바와 같이 본 발명은 상기 백금 금속 게이트 전극(64)을 형성하고, 상기 n 웰(57)에 n형 불순물인 문턱전압 조절이온을 주입하고 드라이브 인 확산 공정을 하므로 표면 채널 PMOS를 형성하며, 상기 p 웰(62)에 n형 불순물인 문턱전압 조절이온을 주입하고 드라이브 인 확산 공정을 하므로 매립 채널 NMOS를 형성하므로, 도 4에서와 같이 PMOS와 NMOS 모두 매립 채널인 종래 기술보다 낮은 문턱 전압으로 소자가 구동된다.
그리고, 본 발명의 매립 채널 NMOS는 매립 채널 모드(Mode)로 동작함을 의미한 것이 아니라 매립 채널 구조로써의 의미가 있다.
본 발명의 CMOS 트랜지스터의 제조 방법은 매립 채널 NMOS 및 표면 채널 PMOS 영역에 백금 금속 게이트 전극을 다마신 공정을 이용하여 형성하므로, 종래의 텅스텐 금속 게이트 전극보다 단순한 공정에 의해 문턱 전압의 증가를 방지하고 채널의 균일도를 향상시켜 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.

Claims (2)

  1. 반도체 기판에 PMOS 영역과 NMOS 영역을 정의하는 단계;
    상기 PMOS 영역의 반도체 기판 표면에 n형의 문턱전압 조절 이온이 주입된 표면 채널을 포함한 n웰을 형성하는 단계;
    상기 NMOS 영역의 반도체 기판 표면에 n형의 문턱전압 조절 이온이 주입된 매립 채널을 포함한 p웰을 형성하는 단계;
    상기 반도체 기판 상에 게이트 전극들의 하부 및 측벽을 둘러싸는 게이트 절연막을 먼저 형성하고, 상기 게이트 절연막 내에 백금 금속을 매립하는 다마신 공정을 이용하여 백금 금속 게이트 전극을 형성하는 단계;
    상기 PMOS 영역의 백금 금속 게이트 전극 양측 n웰 반도체 기판 표면에 p형의 소오스/드레인 영역을 형성하는 단계; 및
    상기 NMOS 영역의 백금 금속 게이트 전극 양측 p웰 바도체 기판 표면에 n형의 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 CMOS 트랜지스터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 게이트 절연막을 SixOyNz 및 TaxOyNz 중 선택된 어느 하나의 고유전체 물질로 형성함을 특징으로하는 CMOS 트랜지스터의 제조 방법.
KR1020000054378A 2000-09-16 2000-09-16 시모스(ｃｍｏｓ) 트랜지스터의 제조 방법 KR100583111B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000054378A KR100583111B1 (ko) 2000-09-16 2000-09-16 시모스(ｃｍｏｓ) 트랜지스터의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000054378A KR100583111B1 (ko) 2000-09-16 2000-09-16 시모스(ｃｍｏｓ) 트랜지스터의 제조 방법

Publications (2)

Publication Number Publication Date
KR20020022121A KR20020022121A (ko) 2002-03-25
KR100583111B1 true KR100583111B1 (ko) 2006-05-24

Family

ID=19688907

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000054378A KR100583111B1 (ko) 2000-09-16 2000-09-16 시모스(ｃｍｏｓ) 트랜지스터의 제조 방법

Country Status (1)

Country Link
KR (1) KR100583111B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990008351U (ko) * 1992-07-22 1999-03-05 다니구찌 이찌로오, 기타오카 다카시 반도체장치
KR19990083380A (ko) * 1998-04-21 1999-11-25 가네꼬 히사시 Ｃｍｏｓｆｅｔ및그제조방법
JP2000077613A (ja) * 1998-08-28 2000-03-14 Nec Corp 半導体装置の製造方法
KR20000041426A (ko) * 1998-12-22 2000-07-15 김영환 반도체 소자의 게이트 전극 형성 방법
JP2000252370A (ja) * 1999-03-01 2000-09-14 Nec Corp 相補型集積回路とその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990008351U (ko) * 1992-07-22 1999-03-05 다니구찌 이찌로오, 기타오카 다카시 반도체장치
KR19990083380A (ko) * 1998-04-21 1999-11-25 가네꼬 히사시 Ｃｍｏｓｆｅｔ및그제조방법
JP2000077613A (ja) * 1998-08-28 2000-03-14 Nec Corp 半導体装置の製造方法
KR20000041426A (ko) * 1998-12-22 2000-07-15 김영환 반도체 소자의 게이트 전극 형성 방법
JP2000252370A (ja) * 1999-03-01 2000-09-14 Nec Corp 相補型集積回路とその製造方法

Also Published As

Publication number Publication date
KR20020022121A (ko) 2002-03-25

Similar Documents

Publication Publication Date Title
US6551870B1 (en) Method of fabricating ultra shallow junction CMOS transistors with nitride disposable spacer
JP2897004B2 (ja) Ｃｍｏｓｆｅｔ製造方法
JPH09270466A (ja) 半導体装置及びその製造方法
JP2010157759A (ja) 所望のドーパント濃度を実現するためのイオン注入法
KR100391959B1 (ko) 반도체 장치 및 제조 방법
US6200836B1 (en) Using oxide junction to cut off sub-threshold leakage in CMOS devices
US6207482B1 (en) Integration method for deep sub-micron dual gate transistor design
US5827761A (en) Method of making NMOS and devices with sequentially formed gates having different gate lengths
US7704814B2 (en) Method for manufacturing MOS transistor of semiconductor device
US6069384A (en) Integrated circuit including vertical transistors with spacer gates having selected gate widths
KR100457222B1 (ko) 고전압 소자의 제조방법
US20070105295A1 (en) Method for forming lightly-doped-drain metal-oxide-semiconductor (LDD MOS) device
US6284578B1 (en) MOS transistors having dual gates and self-aligned interconnect contact windows
US20050186748A1 (en) Method of manufacturing semiconductor device
US5872038A (en) Semiconductor device having an elevated active region formed in an oxide trench and method of manufacture thereof
KR100840659B1 (ko) 디이모스 소자의 제조 방법
KR100583111B1 (ko) 시모스(ｃｍｏｓ) 트랜지스터의 제조 방법
KR100282453B1 (ko) 반도체 소자 및 그 제조방법
US6271092B1 (en) Method for fabricating a semiconductor device
KR100873356B1 (ko) 고전압 트랜지스터의 제조방법
KR100249798B1 (ko) 이온 주입 마스크층을 이용한 얇은 접합층 형성 및 이중 게이트구조의 반도체 소자 제조방법
KR100567333B1 (ko) 반도체 소자의 제조 방법
KR100261166B1 (ko) 반도체 소자의 제조 방법
KR100272509B1 (ko) 트랜지스터및그제조방법
KR100835471B1 (ko) 반도체소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110429

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee