KR20020022121A - 시모스(ｃｍｏｓ) 트랜지스터의 제조 방법 - Google Patents
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Abstract
본 발명은 백금(Pt) 금속 게이트 전극, 매립 채널 NMOS 및 표면 채널 PMOS를 형성하므로 단순한 공정에 의해 문턱 전압의 증가를 방지하고 채널의 균일도를 향상시키기 위한 CMOS 트랜지스터의 제조 방법에 관한 것이다.
본 발명의 CMOS 트랜지스터의 제조 방법은 백금 금속 게이트 전극, 매립 채널 NMOS 및 표면 채널 PMOS를 형성하므로, 종래의 텅스텐(W) 금속 게이트 전극보다 단순한 공정에 의해 문턱 전압의 증가를 방지하고 채널의 균일도를 향상시켜 소자의 수율 및 신뢰성을 향상시키는 특징이 있다.
Description
본 발명은 시모스(Complementary Metal Oxide Semi Conductor : CMOS) 트랜지스터의 제조 방법에 관한 것으로, 특히 백금(Pt) 금속 게이트 전극, 매립 채널(Channel) NMOS 및 표면 채널 PMOS를 형성하여 소자의 수율 및 신뢰성을 향상시키는 CMOS 트랜지스터의 제조 방법에 관한 것이다.
종래 기술에 따른 CMOS 트랜지스터의 제조 방법은 도 1a에서와 같이, p 웰(Well)과 n 웰이 형성될 부위가 정의된 반도체 기판(11)의 격리 영역에 일반적인 에스티아이(Shallow Trench Isolation : STI) 방법으로 소자 분리 산화막(12)을 형성한다.
도 1b에서와 같이, 상기 반도체 기판(11)상에 제 1 감광막(13)을 도포한 다음, 상기 제 1 감광막(13)을 상기 정의된 n 웰 상측 부위에서만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 1 감광막(13)을 마스크로 각각n형 불순물인 웰 형성용 이온, 필드 스톱(Field Stop) 이온 및 펀치 스로우 스톱(Punch Through Stop) 이온과 그 반대 도전형인 p형 불순물인 문턱전압 조절이온을 순차적으로 점점 저 에너지로 각각 주입하고, 드라이브 인 확산을 통해 상기 반도체 기판(11) 표면으로부터 제 1 채널 영역(14), 제 1 펀치 스로우 스톱 영역(15), 제 1 필드 스톱 영역(16) 및 n 웰(17)을 형성한다.
도 1c에서와 같이, 상기 제 1 감광막(13)을 제거한 후, 상기 반도체 기판(11)상에 제 2 감광막(18)을 도포한 다음, 상기 제 2 감광막(18)을 상기 정의된 p 웰 상측 부위에서만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 2 감광막(18)을 마스크로 각각 p형 불순물인 웰 형성용 이온, 필드 스톱 이온 및 펀치 스로우 스톱 이온과 그 반대 도전형인 n형 불순물인 문턱전압 조절이온을 순차적으로 점점 저 에너지로 각각 주입하고, 드라이브 인 확산을 통해 상기 반도체 기판(11) 표면으로부터 제 2 채널 영역(19), 제 2 펀치 스로우 스톱 영역(20), 제 2 필드 스톱 영역(21) 및 p 웰(22)을 형성한다.
도 1d에서와 같이, 상기 제 2 감광막(18)을 제거하고, 상기 반도체 기판(11)상에 게이트 산화막(23), 텅스텐(W)층, 하드 마스크(Hard Mask)층 및 제 3 감광막(도시하지 않음)을 순차적으로 형성한 다음, 상기 제 3 감광막을 텅스텐 금속 게이트 전극이 형성될 부위에서만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로 상기 하드 마스크층과 텅스텐층을 선택 식각하여 다수개의 텅스텐 금속 게이트 전극(24)들을 상기 반도체 기판(11)상에형성하고 상기 제 3 감광막을 제거한다.
그리고, 상기 텅스텐 금속 게이트 전극(24)들을 포함한 반도체 기판(11)상에 제 4 감광막(25)을 도포한 후, 상기 제 4 감광막(25)을 상기 n 웰(17)의 상부에서만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 4 감광막(25)을 마스크로 이용하여 저농도의 n형 불순물 이온을 주입 및 드라이브 인 확산을 실시하므로 상기 각 텅스텐 금속 게이트 전극(24) 양측의 p 웰(22) 표면내에 저농도 n형 불순물 영역(26)을 형성한다.
도 1e에서와 같이, 상기 제 4 감광막(25)을 제거한 다음, 상기 반도체 기판(11)상에 제 5 감광막(27)을 도포한 후, 상기 제 5 감광막(27)을 상기 p 웰(22)의 상부에서만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 5 감광막(27)을 마스크로 이용하여 저농도의 p형 불순물 이온을 주입 및 드라이브 인 확산을 실시하므로 상기 각 텅스텐 금속 게이트 전극(24) 양측의 n 웰(17) 표면내에 저농도 p형 불순물 영역(28)을 형성한다.
도 1f에서와 같이, 상기 제 5 감광막(27)을 제거한 다음, 상기 텅스텐 금속 게이트 전극(24)들을 포함한 반도체 기판(11)상에 질화막을 형성하고 에치백(Etch back)하여 상기 각 텅스텐 금속 게이트 전극(24) 양측에 질화막 측벽(29)을 형성한다.
그리고, 상기 질화막 측벽(29)을 포함한 전면에 제 6 감광막(30)을 형성하고, 상기 제 6 감광막(30)을 상기 p 웰(22)의 상부에서만 제거되도록 선택적으로 노광 및 현상한다.
이어, 상기 선택적으로 노광 및 현상된 제 6 감광막(30)을 마스크로 n형 불순물 이온을 주입 및 드라이브 인 확산을 실시하므로 상기 각 텅스텐 금속 게이트 전극(24) 양측의 p 웰(22) 표면내에 n형 소오스/드레인 영역(31)을 형성한다.
도 1g에서와 같이, 상기 제 6 감광막(30)을 제거한 다음, 전면에 제 7 감광막(도시하지 않음)을 형성하고, 상기 제 7 감광막을 상기 n 웰(17)의 상부에서만 제거되도록 선택적으로 노광 및 현상한다.
이어, 상기 선택적으로 노광 및 현상된 제 7 감광막을 마스크로 p형 불순물 이온을 주입 및 드라이브 인 확산을 실시하므로 상기 각 텅스텐 금속 게이트 전극(21) 양측의 n 웰(17) 표면내에 p형 소오스/드레인 영역(32)을 형성한 다음, 상기 제 7 감광막을 제거한다.
상술한 바와 같이 종래의 CMOS 트랜지스터는 상기 텅스텐 금속 게이트 전극(24)을 형성하고, 상기 n 웰(17)에 p형 불순물인 문턱전압 조절이온을 주입하고 드라이브 인 확산 공정을 하므로 매립 채널 PMOS를 형성하며, 상기 p 웰(22)에 n형 불순물인 문턱전압 조절이온을 주입하고 드라이브 인 확산 공정을 하므로 매립 채널 NMOS를 형성한다.
그러나 종래의 CMOS 트랜지스터의 제조 방법은 텅스텐 금속 게이트 전극을 형성하므로 다음과 같은 이유에 의해 소자의 수율 및 신뢰성이 저하되는 문제점이 있었다.
첫째, 상기 텅스텐 금속 게이트 전극을 형성하므로 문턱 전압이 증가한다.
둘째, 상기 첫째 문제점을 해결하기 위해 매립 채널의 NMOS와 PMOS를 형성하므로 문턱 전압의 증가를 방지하였으나 NMOS와 PMOS의 두 변의 반대 도전형 도핑(Doping) 공정 등과 같이 공정이 복잡하고 매립 채널에 의해 채널의 균일도가 저하된다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 백금 금속 게이트 전극, 매립 채널 NMOS 및 표면 채널 PMOS를 형성하므로 단순한 공정에 의해 문턱 전압의 증가를 방지하고 채널의 균일도를 향상시키는 CMOS 트랜지스터의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1g는 종래 기술에 따른 CMOS 트랜지스터의 제조 방법을 나타낸 공정 단면도
도 2a 내지 도 2g는 본 발명의 실시 예에 따른 CMOS 트랜지스터의 제조 방법을 나타낸 공정 단면도
도 3a와 도 3b는 본 발명에서 다머신 방법에 의한 백금 금속 게이트 전극의 형성 방법을 나타낸 공정 단면도
도 4는 각 MOS에 따른 문턱 전압을 나타낸 도면
< 도면의 주요부분에 대한 부호의 설명 >
51 : 반도체 기판 52 : 소자 분리 산화막
53 : 제 1 감광막 54 : 제 1 채널 영역
55 : 제 1 펀치 스로우 스톱 영역 56 : 제 1 필드 스톱 영역
57 : n 웰 58 : 제 2 감광막
59 : 제 2 채널 영역 60 : 제 2 펀치 스로우 스톱 영역
61 : 제 2 필드 스톱 영역 62 : p 웰
63 : 게이트 산화막 64 : 백금 금속 게이트 전극
65 : 제 4 감광막 66 : 저농도 n형 불순물 영역
67 : 제 5 감광막 68 : 저농도 p형 불순물 영역
69 : 질화막 측벽 70 : 제 6 감광막
71 : n형 소오스/드레인 영역 72 : p형 소오스/드레인 영역
81 : 층간 절연막
본 발명의 CMOS 트랜지스터의 제조 방법은 반도체 기판에 PMOS 영역과 NMOS 영역을 정의하는 단계, 상기 PMOS 영역의 반도체 기판 표면에 n형의 문턱전압 조절 이온이 주입된 표면 채널을 포함한 n웰을 형성하는 단계, 상기 NMOS 영역의 반도체 기판 표면에 n형의 문턱전압 조절 이온이 주입된 매립 채널을 포함한 p웰을 형성하는 단계, 상기 기판상에 게이트 절연막을 개재한 다수개의 백금 금속 게이트 전극들을 형성하는 단계, 상기 각각의 백금 금속 게이트 전극 양측의 n웰 표면에 p형의 소오스/드레인 영역을 형성하는 단계 및 상기 각각의 백금 금속 게이트 전극 양측 p웰 표면내에 n형의 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 CMOS 트랜지스터의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2g는 본 발명의 실시 예에 따른 CMOS 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.
그리고, 도 3a와 도 3b는 본 발명에서 다머신 방법에 의한 백금 금속 게이트 전극의 형성 방법을 나타낸 공정 단면도이고, 도 4는 각 MOS에 따른 문턱 전압을 나타낸 도면이다.
본 발명의 실시 예에 따른 CMOS 트랜지스터의 제조 방법은 도 2a에서와 같이, p 웰과 n 웰이 형성될 부위가 정의된 반도체 기판(51)의 격리 영역에 일반적인 STI 방법으로 소자 분리 산화막(52)을 형성한다.
도 2b에서와 같이, 상기 반도체 기판(51)상에 제 1 감광막(53)을 도포한 다음, 상기 제 1 감광막(53)을 상기 정의된 n 웰 상측 부위에서만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 1 감광막(53)을 마스크로 각각 n형 불순물인 웰 형성용 이온, 필드 스톱 이온, 펀치 스로우 스톱 이온 및 문턱전압 조절이온을 순차적으로 점점 저 에너지로 각각 주입하고, 드라이브 인 확산을 통해 상기 반도체 기판(51) 표면으로부터 제 1 채널 영역(54), 제 1 펀치 스로우 스톱 영역(55), 제 1 필드 스톱 영역(56) 및 n 웰(57)을 형성한다.
도 2c에서와 같이, 상기 제 1 감광막(53)을 제거한 후, 상기 반도체 기판(51)상에 제 2 감광막(58)을 도포한 다음, 상기 제 2 감광막(58)을 상기 정의된 p 웰 상측 부위에서만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 2 감광막(58)을 마스크로 각각p형 불순물인 웰 형성용 이온, 필드 스톱 이온 및 펀치 스로우 스톱 이온 그리고 n형 불순물인 문턱전압 조절이온을 순차적으로 점점 저 에너지로 각각 주입하고, 드라이브 인 확산을 통해 상기 반도체 기판(51) 표면으로부터 제 2 채널 영역(59), 제 2 펀치 스로우 스톱 영역(60), 제 2 필드 스톱 영역(61) 및 p 웰(62)을 형성한다.
도 2d에서와 같이, 상기 제 2 감광막(58)을 제거하고, 상기 반도체 기판(51)상에 (63), 백금층, 하드 마스크층 및 제 3 감광막(도시하지 않음)을 순차적으로 형성한 다음, 상기 제 3 감광막을 게이트 전극이 형성될 부위에서만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로 상기 하드 마스크층과 백금층을 선택 식각하여 다수개의 백금 금속 게이트 전극(64)들을 상기 반도체 기판(51)상에 형성하고 상기 제 3 감광막을 제거한다.
이때, 상기 게이트 산화막(63)을 SixOyNz과 TaxOyNz 등의 고유전체 물질로 형성할 수 있다.
그리고, 상기 백금 금속 게이트 전극(64)들을 포함한 반도체 기판(51)상에 제 4 감광막(65)을 도포한 후, 상기 제 4 감광막(65)을 상기 n 웰(56)의 상부에서만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 4 감광막(65)을 마스크로 이용하여 저농도의 n형 불순물 이온을 주입 및 드라이브 인 확산을 실시하므로 상기 각 백금 금속 게이트 전극(64) 양측의 p 웰(62) 표면내에 저농도 n형 불순물 영역(66)을 형성한다.
여기서, 상기 백금 금속 게이트 전극(64)의 형성 방법이 아닌 다른 형성 방법은 도 3a에서와 같이, 다머신(Damascene) 방법을 사용한 것으로 먼저 상기 반도체 기판(51)상에 층간 절연막(81)과 감광막(도시하지 않음)을 순차적으로 형성한다.
그리고, 상기 감광막을 게이트 전극이 형성될 부위에서만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 층간 절연막(81)을 선택 식각한 후, 상기 감광막을 제거한다.
이어, 상기 층간 절연막(81)을 포함한 전면에 게이트 산화막(63), 백금층 및 하드 마스크층을 순차적으로 형성한 후, 상기 층간 절연막(81)을 식각 종말점으로 하는 시엠피(Chemical Mechanical Polishing : CMP) 방법에 의해 상기 게이트 산화막(63), 백금층 및 하드 마스크층을 평탄화한 다음 도 3b에서와 같이, 상기 층간절연막(81)을 제거하여 다수개의 백금 금속 게이트 전극(64)들을 상기 반도체 기판(51)상에 형성할 수 있다.
도 2e에서와 같이, 상기 제 4 감광막(65)을 제거한 다음, 상기 반도체 기판(51)상에 제 5 감광막(67)을 도포한 후, 상기 제 5 감광막(67)을 상기 p 웰(62)의 상부에서만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 5 감광막(67)을 마스크로 이용하여 저농도의 p형 불순물 이온을 주입 및 드라이브 인 확산을 실시하므로 상기 각 백금 금속 게이트 전극(64) 양측의 n 웰(57) 표면내에 저농도 p형 불순물 영역(68)을 형성한다.
도 2f에서와 같이, 상기 제 5 감광막(67)을 제거한 다음, 상기 백금 금속 게이트 전극(64)들을 포함한 반도체 기판(51)상에 질화막을 형성하고 에치백하여 상기 각 백금 금속 게이트 전극(64) 양측에 질화막 측벽(69)을 형성한다.
그리고, 상기 질화막 측벽(69)을 포함한 전면에 제 6 감광막(70)을 형성하고, 상기 제 6 감광막(70)을 p 웰(62)의 상부에서만 제거되도록 선택적으로 노광 및 현상한다.
이어, 상기 선택적으로 노광 및 현상된 제 6 감광막(70)을 마스크로 n형 불순물 이온을 주입 및 드라이브 인 확산을 실시하므로 상기 각 백금 금속 게이트 전극(61) 양측의 p 웰(62) 표면내에 n형 소오스/드레인 영역(71)을 형성한다.
도 2g에서와 같이, 상기 제 6 감광막(70)을 제거한 다음, 전면에 제 7 감광막(도시하지 않음)을 형성하고, 상기 제 7 감광막을 n 웰(57)의 상부에서만 제거되도록 선택적으로 노광 및 현상한다.
이어, 상기 선택적으로 노광 및 현상된 제 7 감광막을 마스크로 p형 불순물 이온을 주입 및 드라이브 인 확산을 실시하므로 상기 각 백금 금속 게이트 전극(61) 양측의 n 웰(57) 표면내에 p형 소오스/드레인 영역(72)을 형성한 다음, 상기 제 7 감광막을 제거한다.
상술한 바와 같이 본 발명은 상기 백금 금속 게이트 전극(64)을 형성하고, 상기 n 웰(57)에 n형 불순물인 문턱전압 조절이온을 주입하고 드라이브 인 확산 공정을 하므로 표면 채널 PMOS를 형성하며, 상기 p 웰(62)에 n형 불순물인 문턱전압 조절이온을 주입하고 드라이브 인 확산 공정을 하므로 매립 채널 NMOS를 형성하므로, 도 4에서와 같이 PMOS와 NMOS 모두 매립 채널인 종래 기술보다 낮은 문턱 전압으로 소자가 구동된다.
그리고, 본 발명의 매립 채널 NMOS는 매립 채널 모드(Mode)로 동작함을 의미한 것이 아니라 매립 채널 구조로써의 의미가 있다.
본 발명의 CMOS 트랜지스터의 제조 방법은 백금 금속 게이트 전극, 매립 채널 NMOS 및 표면 채널 PMOS를 형성하므로, 종래의 텅스텐 금속 게이트 전극보다 단순한 공정에 의해 문턱 전압의 증가를 방지하고 채널의 균일도를 향상시켜 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.
Claims (2)
- 반도체 기판에 PMOS 영역과 NMOS 영역을 정의하는 단계;상기 PMOS 영역의 반도체 기판 표면에 n형의 문턱전압 조절 이온이 주입된 표면 채널을 포함한 n웰을 형성하는 단계;상기 NMOS 영역의 반도체 기판 표면에 n형의 문턱전압 조절 이온이 주입된 매립 채널을 포함한 p웰을 형성하는 단계;상기 기판상에 게이트 절연막을 개재한 다수개의 백금 금속 게이트 전극들을 형성하는 단계;상기 각각의 백금 금속 게이트 전극 양측의 n웰 표면에 p형의 소오스/드레인 영역을 형성하는 단계;상기 각각의 백금 금속 게이트 전극 양측 p웰 표면내에 n형의 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 CMOS 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 게이트 산화막을 SixOyNz과 TaxOyNz 등의 고유전체 물질로 형성함을 특징으로하는 CMOS 트랜지스터의 제조 방법.
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