JP3143366B2 - Ｃｍｏｓ半導体装置の製造方法 - Google Patents
Ｃｍｏｓ半導体装置の製造方法Info
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- H10D84/856—Complementary IGFETs, e.g. CMOS the complementary IGFETs having different architectures than each other, e.g. high-voltage and low-voltage CMOS
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Drying Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳトランジ
スタの製造方法に関し、特に、高耐圧ＭＯＳトランジス
タを具備するＣＭＯＳ半導体装置において、高耐圧ＭＯ
Ｓトランジスタのリーク電流を低減し、かつＬＤＤ構造
のＭＯＳトランジスタの特性を安定化する製造技術に関
する。
スタの製造方法に関し、特に、高耐圧ＭＯＳトランジス
タを具備するＣＭＯＳ半導体装置において、高耐圧ＭＯ
Ｓトランジスタのリーク電流を低減し、かつＬＤＤ構造
のＭＯＳトランジスタの特性を安定化する製造技術に関
する。
【０００２】
【従来の技術】従来、ＦＬＴ（蛍光表示管）ドライバー
を内蔵したマイクロコンピュータや液晶表示板を駆動す
るためのＬＣＤドライバー等の分野において、高耐圧Ｍ
ＯＳトランジスタを具備したＣＭＯＳ半導体装置が用い
られている。本来、トランジスタの高耐圧化と微細化と
は、物理的に両立しない要請であり、この種の半導体装
置の開発には数々の技術的な問題が伴う。その一つが、
ＭＯＳトランジスタを微細化するために、いわゆるＬＤ
Ｄ構造を採用した場合に起こった高耐圧トランジスタの
オフリーク電流の問題である。この問題を図１３乃至図
１７を参照して説明しよう。
を内蔵したマイクロコンピュータや液晶表示板を駆動す
るためのＬＣＤドライバー等の分野において、高耐圧Ｍ
ＯＳトランジスタを具備したＣＭＯＳ半導体装置が用い
られている。本来、トランジスタの高耐圧化と微細化と
は、物理的に両立しない要請であり、この種の半導体装
置の開発には数々の技術的な問題が伴う。その一つが、
ＭＯＳトランジスタを微細化するために、いわゆるＬＤ
Ｄ構造を採用した場合に起こった高耐圧トランジスタの
オフリーク電流の問題である。この問題を図１３乃至図
１７を参照して説明しよう。
【０００３】図１３において、Ｎ型Ｓｉ基板（３１）上
にＰウェル層（３２）、ＬＯＣＯＳ酸化膜（３２）が形
成されており、Ｎ型Ｓｉ基板（３１）の表面には、Ｐチ
ャネルの高耐圧ＭＯＳトランジスタが形成され、Ｐウェ
ル層（３２）の表面にはＮチャネルのＭＯＳトランジス
タ（通常耐圧）が形成されるわけである。（３４Ａ，３
４Ｂ）はゲート絶縁膜、（３５Ａ，３５Ｂ）はゲート電
極であり、（３６）は高耐圧のゲート電極（３４Ａ）の
片側に形成したＰ−型ドレイン層、（３７）（３８）は
Ｎチャネルのゲート電極（３５）の両側に形成されたＮ
−型ソース層、Ｎ−型ドレイン層である。そして、（３
９）は全面を被覆するＣＶＤ酸化膜である。なお、ＣＭ
ＯＳ半導体装置では、ＰチャネルのＭＯＳトランジスタ
も同一基板（３１）上にあるが、図面上では省略してい
る。
にＰウェル層（３２）、ＬＯＣＯＳ酸化膜（３２）が形
成されており、Ｎ型Ｓｉ基板（３１）の表面には、Ｐチ
ャネルの高耐圧ＭＯＳトランジスタが形成され、Ｐウェ
ル層（３２）の表面にはＮチャネルのＭＯＳトランジス
タ（通常耐圧）が形成されるわけである。（３４Ａ，３
４Ｂ）はゲート絶縁膜、（３５Ａ，３５Ｂ）はゲート電
極であり、（３６）は高耐圧のゲート電極（３４Ａ）の
片側に形成したＰ−型ドレイン層、（３７）（３８）は
Ｎチャネルのゲート電極（３５）の両側に形成されたＮ
−型ソース層、Ｎ−型ドレイン層である。そして、（３
９）は全面を被覆するＣＶＤ酸化膜である。なお、ＣＭ
ＯＳ半導体装置では、ＰチャネルのＭＯＳトランジスタ
も同一基板（３１）上にあるが、図面上では省略してい
る。
【０００４】図１４において、ＣＶＤ酸化膜（３９）を
異方性エッチング（ＲＩＥ）により全面エッチングし、
側壁スペーサ膜（４０）をゲート電極（３５Ａ，３５
Ｂ）の側壁に形成する。このとき、オーバーエッチング
により、Ｓｉ表面がエッチングされ、その表面にダメー
ジ層（４１）が生じる。そして、図１５において、Ｐ＋
型ソース層（４２）、 Ｐ＋型ドレイン層（４３）、Ｎ
＋型ソース層（４４）、Ｎ＋型ドレイン層（４５）を形
成する。
異方性エッチング（ＲＩＥ）により全面エッチングし、
側壁スペーサ膜（４０）をゲート電極（３５Ａ，３５
Ｂ）の側壁に形成する。このとき、オーバーエッチング
により、Ｓｉ表面がエッチングされ、その表面にダメー
ジ層（４１）が生じる。そして、図１５において、Ｐ＋
型ソース層（４２）、 Ｐ＋型ドレイン層（４３）、Ｎ
＋型ソース層（４４）、Ｎ＋型ドレイン層（４５）を形
成する。
【０００５】
【発明が解決しようとする課題】ところで、高耐圧ＭＯ
Ｓトランジスタが存在しなければ、多少ダメージ層があ
っても、その部分には高濃度のソース・ドレイン層が形
成され、かつ高電圧もかからないので空乏層がダメージ
までまで拡がらず、Ｎ＋−ＰＷＥＬＬ間、Ｐ＋−ＮＳＵ
Ｂ間の接合リークは増加しない。
Ｓトランジスタが存在しなければ、多少ダメージ層があ
っても、その部分には高濃度のソース・ドレイン層が形
成され、かつ高電圧もかからないので空乏層がダメージ
までまで拡がらず、Ｎ＋−ＰＷＥＬＬ間、Ｐ＋−ＮＳＵ
Ｂ間の接合リークは増加しない。
【０００６】しかしながら、高耐圧ＭＯＳトランジスタ
では、Ｐ−型ドレイン層（３６）の表面のダメージ層
（４１Ａ）がリーク電流に大きく影響することがわかっ
た。これは、ドレインに高電圧がかかると、Ｐ−型ドレ
イン層（３４Ａ）が空乏化し、その空乏層がダメージ層
（４１）まで拡がると、結晶欠陥に起因する発生再結合
電流によりリーク電流を生じるためと考えられる。
では、Ｐ−型ドレイン層（３６）の表面のダメージ層
（４１Ａ）がリーク電流に大きく影響することがわかっ
た。これは、ドレインに高電圧がかかると、Ｐ−型ドレ
イン層（３４Ａ）が空乏化し、その空乏層がダメージ層
（４１）まで拡がると、結晶欠陥に起因する発生再結合
電流によりリーク電流を生じるためと考えられる。
【０００７】これを防止するためには、本願出願人は、
図１６に示すように、側壁スペーサ膜（４０）の形成後
にダメージ層（４１）を除去するため、エッチングダメ
ージが少ない等方性エッチングを行い、その後図１７に
示すように、Ｐ＋型ソース層（４２）、 Ｐ＋型ドレイ
ン層（４３）、Ｎ＋型ソース層（４４）、Ｎ＋型ドレイ
ン層（４５）を形成することを試みたた。これにより、
リーク電流は改善したが、等方性エッチングによるＳｉ
のサイドエッチング量の制御性は悪いために、図におけ
るエッチングのエッジ間の寸法ａにばらつきが生じ、ひ
いてはオン抵抗などのトランジスタ特性にばらつきが生
じ不都合であった。
図１６に示すように、側壁スペーサ膜（４０）の形成後
にダメージ層（４１）を除去するため、エッチングダメ
ージが少ない等方性エッチングを行い、その後図１７に
示すように、Ｐ＋型ソース層（４２）、 Ｐ＋型ドレイ
ン層（４３）、Ｎ＋型ソース層（４４）、Ｎ＋型ドレイ
ン層（４５）を形成することを試みたた。これにより、
リーク電流は改善したが、等方性エッチングによるＳｉ
のサイドエッチング量の制御性は悪いために、図におけ
るエッチングのエッジ間の寸法ａにばらつきが生じ、ひ
いてはオン抵抗などのトランジスタ特性にばらつきが生
じ不都合であった。
【０００８】なお、Ｓｉのダメージ層（４１）の除去を
異方性エッチングで行えば、サイドエッチングもなく、
制御性良く加工することができるが、この異方性エッチ
ングによって更にダメージ層が拡がり、完全にリーク電
流を防止することはできない。さらに、ゲート電極（３
５Ａ，３５Ｂ）の形成後に熱酸化を行い、Ｐ−型ドレイ
ン層（３４Ａ）上に比較的厚い酸化膜を形成しておき、
後の異方性エッチング時の露出を防止することも考えら
れる。しかしながら、ポリサイドゲート構造では、タン
グステンの剥がれが生じ、ポリシリコンゲートにすると
高速化ができないという欠点がある。
異方性エッチングで行えば、サイドエッチングもなく、
制御性良く加工することができるが、この異方性エッチ
ングによって更にダメージ層が拡がり、完全にリーク電
流を防止することはできない。さらに、ゲート電極（３
５Ａ，３５Ｂ）の形成後に熱酸化を行い、Ｐ−型ドレイ
ン層（３４Ａ）上に比較的厚い酸化膜を形成しておき、
後の異方性エッチング時の露出を防止することも考えら
れる。しかしながら、ポリサイドゲート構造では、タン
グステンの剥がれが生じ、ポリシリコンゲートにすると
高速化ができないという欠点がある。
【０００９】本発明は、上記の課題に鑑みて為されたも
のであり、高耐圧ＭＯＳトランジスタを具備するＣＭＯ
Ｓ半導体装置において、高耐圧ＭＯＳトランジスタのリ
ーク電流を低減し、かつＬＤＤ構造のＭＯＳトランジス
タの特性を安定化する製造方法を提供することを目的と
している。
のであり、高耐圧ＭＯＳトランジスタを具備するＣＭＯ
Ｓ半導体装置において、高耐圧ＭＯＳトランジスタのリ
ーク電流を低減し、かつＬＤＤ構造のＭＯＳトランジス
タの特性を安定化する製造方法を提供することを目的と
している。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、各トランジスタのゲート電極を含む全面
を被覆する酸化膜（９）を異方性エッチングして側壁ス
ペーサ膜（１２）を形成する際に、図５に示すように、
高耐圧ＭＯＳトランジスタについては、そのＰ＋型ドレ
イン層（１６）の形成領域以外のＰ−型ドレイン層
（６）の表面が露出しないように前記酸化膜（９）上を
Ｐ＋型ドレイン層（１６）の形成領域に開口（１１）を
有するレジスト膜（１０）で被覆した状態でエッチング
を行うようにした。
に、本発明は、各トランジスタのゲート電極を含む全面
を被覆する酸化膜（９）を異方性エッチングして側壁ス
ペーサ膜（１２）を形成する際に、図５に示すように、
高耐圧ＭＯＳトランジスタについては、そのＰ＋型ドレ
イン層（１６）の形成領域以外のＰ−型ドレイン層
（６）の表面が露出しないように前記酸化膜（９）上を
Ｐ＋型ドレイン層（１６）の形成領域に開口（１１）を
有するレジスト膜（１０）で被覆した状態でエッチング
を行うようにした。
【００１１】また、前記エッチングのときに、Ｐ＋型ド
レイン層形成領域上の酸化膜（９）に注入口（１３）を
形成し、その注入口からボロン等をイオン注入してＰ＋
型ドレイン層（１６）を形成する。
レイン層形成領域上の酸化膜（９）に注入口（１３）を
形成し、その注入口からボロン等をイオン注入してＰ＋
型ドレイン層（１６）を形成する。
【００１２】
【発明の実施の形態】以下で、本発明の半導体装置の製
造方法に係る発明の実施の形態を図１乃至図９を参照し
ながら説明する。まず、図１に示すように、Ｎ型Ｓｉよ
り成るの半導体基板（１）上にボロンの拡散によりＰウ
ェル層（２）を形成し、選択酸化法によりＬＯＣＯＳ酸
化膜（３）を形成し、ＬＯＣＯＳ酸化膜（３）を除く基
板（１）の表面に熱酸化して、ゲート絶縁膜（４Ａ，４
Ｂ）を形成する。ゲート絶縁膜（４Ａ）はＰチャネルの
高耐圧ＭＯＳトランジスタのゲート絶縁膜となり、ゲー
ト絶縁膜（４Ｂ）は通常のＮチャネル、ＰチャネルのＭ
ＯＳトランジスタのゲート絶縁膜となる。
造方法に係る発明の実施の形態を図１乃至図９を参照し
ながら説明する。まず、図１に示すように、Ｎ型Ｓｉよ
り成るの半導体基板（１）上にボロンの拡散によりＰウ
ェル層（２）を形成し、選択酸化法によりＬＯＣＯＳ酸
化膜（３）を形成し、ＬＯＣＯＳ酸化膜（３）を除く基
板（１）の表面に熱酸化して、ゲート絶縁膜（４Ａ，４
Ｂ）を形成する。ゲート絶縁膜（４Ａ）はＰチャネルの
高耐圧ＭＯＳトランジスタのゲート絶縁膜となり、ゲー
ト絶縁膜（４Ｂ）は通常のＮチャネル、ＰチャネルのＭ
ＯＳトランジスタのゲート絶縁膜となる。
【００１３】ここで、Ｐチャネルの高耐圧ＭＯＳトラン
ジスタのゲート絶縁膜（４Ａ）については、耐圧を考慮
して例えば４００Åと厚く形成し、他のゲート絶縁膜
（４Ｂ）については例えば１５０Åというように薄く形
成すると良い。その方法としては、一度全面ゲート酸化
した後に通常のＮチャネル、ＰチャネルのＭＯＳトラン
ジスタのゲート絶縁膜を除去し、再度ゲート酸化を行う
方法がある。
ジスタのゲート絶縁膜（４Ａ）については、耐圧を考慮
して例えば４００Åと厚く形成し、他のゲート絶縁膜
（４Ｂ）については例えば１５０Åというように薄く形
成すると良い。その方法としては、一度全面ゲート酸化
した後に通常のＮチャネル、ＰチャネルのＭＯＳトラン
ジスタのゲート絶縁膜を除去し、再度ゲート酸化を行う
方法がある。
【００１４】次に、図２に示すように、ゲート絶縁膜
（４Ａ，４Ｂ）上にゲート電極（５Ａ，５Ｂ）を形成す
る。このゲート電極（５Ａ，５Ｂ）は、ポリサイド構造
を採用し、例えば、ポリシリコン上にタングステン・シ
リサイド等の高融点金属を積層して形成する。そして、
ゲート電極（５Ａ）の片側に選択的なイオン注入及び拡
散によりにＰ−型ドレイン層（６）を形成する。このＰ
−型ドレイン層（６）はドレインに印加される高電圧に
より電界を緩和するためのものであり、耐圧の規格に応
じて、イオン注入条件とその後の拡散条件が決められ
る。例えば、５０Ｖの耐圧を保証するためには、ボロン
の注入量を３．５Ｅ１２／ｃｍ２，加速電圧を３５Ｋｅ
Ｖとし、その後１１００℃で約１８時間の拡散を行う。
これにより、Ｐ−型ドレイン層（６）は約２ミクロンの
深さに形成される。なお、ゲート電極（５Ａ）の反対側
にＰ−型ドレイン層（６）と対向するようにＰ−型ソー
ス層を形成しても良い。
（４Ａ，４Ｂ）上にゲート電極（５Ａ，５Ｂ）を形成す
る。このゲート電極（５Ａ，５Ｂ）は、ポリサイド構造
を採用し、例えば、ポリシリコン上にタングステン・シ
リサイド等の高融点金属を積層して形成する。そして、
ゲート電極（５Ａ）の片側に選択的なイオン注入及び拡
散によりにＰ−型ドレイン層（６）を形成する。このＰ
−型ドレイン層（６）はドレインに印加される高電圧に
より電界を緩和するためのものであり、耐圧の規格に応
じて、イオン注入条件とその後の拡散条件が決められ
る。例えば、５０Ｖの耐圧を保証するためには、ボロン
の注入量を３．５Ｅ１２／ｃｍ２，加速電圧を３５Ｋｅ
Ｖとし、その後１１００℃で約１８時間の拡散を行う。
これにより、Ｐ−型ドレイン層（６）は約２ミクロンの
深さに形成される。なお、ゲート電極（５Ａ）の反対側
にＰ−型ドレイン層（６）と対向するようにＰ−型ソー
ス層を形成しても良い。
【００１５】次に、図３に示すように、ゲート電極（５
Ｂ）の両側に選択的なイオン注入により、Ｎ−型ソース
層（７）及びＮ−型ドレイン層（８）を形成する。次い
で、図４に示すように、ＬＰＣＶＤ法によりゲート電極
（５Ａ，５Ｂ）を含む全面にＳｉＯ２から成るＣＶＤ酸
化膜（９）を形成し、Ｐ−型ドレイン層（６）上を被覆
するように、レジスト膜（１０）を形成する。このと
き、Ｐ−型ドレイン層形成領域上には開口（１１）を形
成する。
Ｂ）の両側に選択的なイオン注入により、Ｎ−型ソース
層（７）及びＮ−型ドレイン層（８）を形成する。次い
で、図４に示すように、ＬＰＣＶＤ法によりゲート電極
（５Ａ，５Ｂ）を含む全面にＳｉＯ２から成るＣＶＤ酸
化膜（９）を形成し、Ｐ−型ドレイン層（６）上を被覆
するように、レジスト膜（１０）を形成する。このと
き、Ｐ−型ドレイン層形成領域上には開口（１１）を形
成する。
【００１６】次に、図５に示すように、ＣＶＤ酸化膜
（９）をＣＨＦ３，ＣＦ４の混合ガスを用いて異方性エ
ッチングする。これにより、ＮチャネルのＭＯＳトラン
ジスタの側壁スペーサ膜（１２）が形成され、レジスト
膜（１０）の下にはＣＶＤ酸化膜（９Ａ）が残る。ま
た、Ｐ−型ドレイン層形成領域上のＣＶＤ酸化膜が除去
され注入口（１３）が形成される。したがって、この方
法によれば、注入口（１３）とゲート電極（５Ａ）の間
のＰ−型ドレイン層（６）の表面がエッチングされるこ
とがなく、従来のようにダメージ層が生ぜず、リーク電
流を低減することが可能になる。
（９）をＣＨＦ３，ＣＦ４の混合ガスを用いて異方性エ
ッチングする。これにより、ＮチャネルのＭＯＳトラン
ジスタの側壁スペーサ膜（１２）が形成され、レジスト
膜（１０）の下にはＣＶＤ酸化膜（９Ａ）が残る。ま
た、Ｐ−型ドレイン層形成領域上のＣＶＤ酸化膜が除去
され注入口（１３）が形成される。したがって、この方
法によれば、注入口（１３）とゲート電極（５Ａ）の間
のＰ−型ドレイン層（６）の表面がエッチングされるこ
とがなく、従来のようにダメージ層が生ぜず、リーク電
流を低減することが可能になる。
【００１７】次に、図６に示すように、レジスト膜（１
０）を除去し、Ｐウェル層（２）上をレジスト膜（１
４）で被覆して、ＢＦ２＋イオンをイオン注入し、Ｐ＋
型ソース層（１５）と、注入口（１３）を通してＰ＋型
ドレイン層（１６）を形成する。次に、図７に示すよう
に、レジスト膜（１４）を除去し、基板（１１）領域を
レジスト膜（１７）で被覆して、ＡＳ＋イオンをイオン
注入し、Ｎ＋型ソース層（１８）及びＮ＋型ドレイン層
（１９）を形成する。
０）を除去し、Ｐウェル層（２）上をレジスト膜（１
４）で被覆して、ＢＦ２＋イオンをイオン注入し、Ｐ＋
型ソース層（１５）と、注入口（１３）を通してＰ＋型
ドレイン層（１６）を形成する。次に、図７に示すよう
に、レジスト膜（１４）を除去し、基板（１１）領域を
レジスト膜（１７）で被覆して、ＡＳ＋イオンをイオン
注入し、Ｎ＋型ソース層（１８）及びＮ＋型ドレイン層
（１９）を形成する。
【００１８】次いで、図８に示すように、レジスト（１
７）を除去し、全面に、常圧ＣＶＤ法によりＢＰＳＧ膜
からなる層間絶縁膜（２０）を形成し、Ｐ＋型ソース層
（１５）、Ｐ＋型ドレイン層（１６）、Ｎ＋型ソース層
（１８）及びＮ＋型ドレイン層（１９）上にコンタクト
孔（２１）（２２）（２３）（２４）を形成する。そし
て、前記のコンタクト孔（２１，２２，２３，２４）を
介して各電極層（２５，２６，２７，２８）を形成す
る。このようにして、Ｐチャネルの高耐圧ＭＯＳトラン
ジスタを具備したＣＭＯＳ半導体装置を完成する。
７）を除去し、全面に、常圧ＣＶＤ法によりＢＰＳＧ膜
からなる層間絶縁膜（２０）を形成し、Ｐ＋型ソース層
（１５）、Ｐ＋型ドレイン層（１６）、Ｎ＋型ソース層
（１８）及びＮ＋型ドレイン層（１９）上にコンタクト
孔（２１）（２２）（２３）（２４）を形成する。そし
て、前記のコンタクト孔（２１，２２，２３，２４）を
介して各電極層（２５，２６，２７，２８）を形成す
る。このようにして、Ｐチャネルの高耐圧ＭＯＳトラン
ジスタを具備したＣＭＯＳ半導体装置を完成する。
【００１９】上記の実施の形態によれば、通常のトラン
ジスタはＬＤＤ構造となるので、微細化することがで
き、また、側壁スペーサ膜（１２）を形成する際に、Ｐ
−型ドレイン層（６）の表面がエッチングされないの
で、結晶欠陥によるリーク電流を防止することができ
る。さらに、Ｐ＋型ドレイン層（１６）を注入口（１
６）からイオン注入により形成しているので、マスクの
増加を抑えることができる。
ジスタはＬＤＤ構造となるので、微細化することがで
き、また、側壁スペーサ膜（１２）を形成する際に、Ｐ
−型ドレイン層（６）の表面がエッチングされないの
で、結晶欠陥によるリーク電流を防止することができ
る。さらに、Ｐ＋型ドレイン層（１６）を注入口（１
６）からイオン注入により形成しているので、マスクの
増加を抑えることができる。
【００２０】次に、本発明の効果を確認するために、高
耐圧ＭＯＳトランジスタのリーク電流を測定した。その
結果を図１０〜図１２に示した。ここで、ソース及びゲ
ートを接地し、ドレインに負の電圧ＶDを印加しながら
ドレイン電流ＩDを測定した。図１０は、従来例に係る
もので、Ｐ−ドレイン層をエッチングしたものである
が、１Ｅ−９Ａ程度の大きなリーク電流が生じていた。
図１１は、エッチングによるダメージ層を異方性エッチ
ング処理したものであるが、そのリーク電流は１Ｅ−１
１Ａ程度と減少しているがまだ残っている。図１２は、
本実施例によるものであり、リーク電流は１Ｅ−１２Ａ
以下に大幅に減少することが確認された。
耐圧ＭＯＳトランジスタのリーク電流を測定した。その
結果を図１０〜図１２に示した。ここで、ソース及びゲ
ートを接地し、ドレインに負の電圧ＶDを印加しながら
ドレイン電流ＩDを測定した。図１０は、従来例に係る
もので、Ｐ−ドレイン層をエッチングしたものである
が、１Ｅ−９Ａ程度の大きなリーク電流が生じていた。
図１１は、エッチングによるダメージ層を異方性エッチ
ング処理したものであるが、そのリーク電流は１Ｅ−１
１Ａ程度と減少しているがまだ残っている。図１２は、
本実施例によるものであり、リーク電流は１Ｅ−１２Ａ
以下に大幅に減少することが確認された。
【００２１】
【発明の効果】本発明によれば、高耐圧ＭＯＳトランジ
スタを具備したＣＭＯＳ半導体装置において、通常のト
ランジスタのＬＤＤ構造を形成するために必要な側壁ス
ペーサ膜（１２）を形成する際に、Ｐ−型ドレイン層
（６）上にＣＶＤ酸化膜（９）を残すようにエッチング
しており、その表面がエッチングされないので、高耐圧
ＭＯＳトランジスタのリーク電流を防止することが可能
になる。
スタを具備したＣＭＯＳ半導体装置において、通常のト
ランジスタのＬＤＤ構造を形成するために必要な側壁ス
ペーサ膜（１２）を形成する際に、Ｐ−型ドレイン層
（６）上にＣＶＤ酸化膜（９）を残すようにエッチング
しており、その表面がエッチングされないので、高耐圧
ＭＯＳトランジスタのリーク電流を防止することが可能
になる。
【００２２】また、エッチングによるダメージ層を除去
するエッチング処理を必要としないので、ＬＤＤ構造の
トランジスタ特性のばらつきを減少するこができる。さ
らに、高耐圧ＭＯＳトランジスタのＰ＋型ドレイン層
（１６）を注入口（１３）からイオン注入により形成し
ているので、マスクの増加を抑えることができる。
するエッチング処理を必要としないので、ＬＤＤ構造の
トランジスタ特性のばらつきを減少するこができる。さ
らに、高耐圧ＭＯＳトランジスタのＰ＋型ドレイン層
（１６）を注入口（１３）からイオン注入により形成し
ているので、マスクの増加を抑えることができる。
【図１】本発明の実施の形態に係るＣＭＯＳ半導体装置
の製造方法を示す第１の断面図である。
の製造方法を示す第１の断面図である。
【図２】本発明の実施の形態に係るＣＭＯＳ半導体装置
の製造方法を示す第２の断面図である。
の製造方法を示す第２の断面図である。
【図３】本発明の実施の形態に係るＣＭＯＳ半導体装置
の製造方法を示す第３の断面図である。
の製造方法を示す第３の断面図である。
【図４】本発明の実施の形態に係るＣＭＯＳ半導体装置
の製造方法を示す第４の断面図である。
の製造方法を示す第４の断面図である。
【図５】本発明の実施の形態に係るＣＭＯＳ半導体装置
の製造方法を示す第５の断面図である。
の製造方法を示す第５の断面図である。
【図６】本発明の実施の形態に係るＣＭＯＳ半導体装置
の製造方法を示す第６の断面図である。
の製造方法を示す第６の断面図である。
【図７】本発明の実施の形態に係るＣＭＯＳ半導体装置
の製造方法を示す第７の断面図である。
の製造方法を示す第７の断面図である。
【図８】本発明の実施の形態に係るＣＭＯＳ半導体装置
の製造方法を示す第８の断面図である。
の製造方法を示す第８の断面図である。
【図９】本発明の実施の形態に係るＣＭＯＳ半導体装置
の製造方法を示す第９の断面図である。
の製造方法を示す第９の断面図である。
【図１０】本発明の実施の形態に係る高耐圧ＭＯＳトラ
ンジスタのリーク電流の測定結果を示す図である。
ンジスタのリーク電流の測定結果を示す図である。
【図１１】従来例に係る高耐圧ＭＯＳトランジスタのリ
ーク電流の測定結果を示す図である。
ーク電流の測定結果を示す図である。
【図１２】従来例に係る高耐圧ＭＯＳトランジスタのリ
ーク電流の測定結果を示す図である。
ーク電流の測定結果を示す図である。
【図１３】従来例に係るＣＭＯＳ半導体装置の製造方法
を示す第１の断面図である。
を示す第１の断面図である。
【図１４】従来例に係るＣＭＯＳ半導体装置の製造方法
を示す第２の断面図である。
を示す第２の断面図である。
【図１５】従来例に係るＣＭＯＳ半導体装置の製造方法
を示す第３の断面図である。
を示す第３の断面図である。
【図１６】従来例に係るＣＭＯＳ半導体装置の製造方法
を示す第４の断面図である。
を示す第４の断面図である。
【図１７】従来例に係るＣＭＯＳ半導体装置の製造方法
を示す第５の断面図である。
を示す第５の断面図である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8238 H01L 21/336 H01L 27/092 H01L 29/78
Claims (4)
- 【請求項１】 高耐圧ＭＯＳトランジスタを具備するＣ
ＭＯＳ半導体装置の製造方法において、各トランジスタ
のゲート電極を含む全面を被覆する酸化膜を異方性エッ
チングして側壁スペーサ膜を形成する際に、前記高耐圧
ＭＯＳトランジスタについては、高濃度型ドレイン層の
形成領域以外の低濃度型ドレイン層の表面が露出しない
ように前記酸化膜上を高濃度型ドレイン層の形成領域に
開口を有するレジスト膜で被覆した状態でエッチングを
行うことを特徴とするＣＭＯＳ半導体装置の製造方法。 - 【請求項２】 高耐圧ＭＯＳトランジスタを具備するＣ
ＭＯＳ半導体装置の製造方法において、各トランジスタ
のゲート電極を含む全面を被覆するようにＣＶＤ酸化膜
を形成する工程と、前記高耐圧ＭＯＳトランジスタのゲ
ート電極上から低濃度型ドレイン領域上を被覆し、かつ
高濃度型ドレイン層の形成領域に開口を有するレジスト
膜を形成する工程と、前記レジスト膜をマスクとして前
記ＣＶＤ酸化膜を異方性エッチングし、各トランジスタ
の側壁スペーサ膜を形成するとともに、高濃度型ドレイ
ン形成領域に注入口を形成する工程と、前記注入口を通
してイオン注入し高濃度型ドレイン層を形成する工程と
を有することを特徴とするＣＭＯＳ半導体装置の製造方
法。 - 【請求項３】 高耐圧ＭＯＳトランジスタを具備するＣ
ＭＯＳ半導体装置の製造方法において、一導電型の半導
体基板上に逆導電型ウェル層を形成する工程と、前記基
板表面にＬＯＣＯＳ酸化膜及びゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜上にゲート電極を形成する工
程と、前記ゲート電極端に整合するように高耐圧ＭＯＳ
トランジスタの低濃度型ドレイン層を形成する工程と、
前記ゲート電極端に整合するように通常ＭＯＳトランジ
スタの低濃度ソースドレイン層を形成する工程と、全面
にＣＶＤ酸化膜を形成する工程と、前記高耐圧ＭＯＳト
ランジスタのゲート電極上から低濃度型ドレイン領域上
を被覆し、かつ高濃度型ドレイン層の形成領域に開口を
有するレジスト膜を形成する工程と、前記レジスト膜を
マスクとして前記ＣＶＤ酸化膜を異方性エッチングし、
各トランジスタの側壁スペーサ膜を形成するとともに、
高濃度型ドレイン形成領域に注入口を形成する工程と、
イオン注入により高耐圧ＭＯＳトランジスタ及びこれと
同導電型の通常ＭＯＳトランジスタの高濃度型ソース層
またはドレイン層を形成する工程と、他の導電型の通常
ＭＯＳトランジスタの高濃度型ソースドレイン層を形成
する工程とを有することを特徴とするＣＭＯＳ半導体装
置の製造方法。 - 【請求項４】 前記高耐圧ＭＯＳトランジスタのゲート
絶縁膜を通常ＭＯＳトランジスタのゲート絶縁膜より厚
く形成することを特徴とする請求項３記載のＣＭＯＳ半
導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07195093A JP3143366B2 (ja) | 1995-07-31 | 1995-07-31 | Ｃｍｏｓ半導体装置の製造方法 |
| KR1019960031393A KR100200457B1 (ko) | 1995-07-31 | 1996-07-30 | 반도체 집적 회로 장치의 제조 방법 |
| EP96112365A EP0757391B1 (en) | 1995-07-31 | 1996-07-31 | Method for production of semiconductor integrated circuit device provided with a high voltage transistor |
| DE69617131T DE69617131T2 (de) | 1995-07-31 | 1996-07-31 | Verfahren zur Herstellung eines integrierten Halbleiterschaltungsbauelements, das mit einem Hochspannungs-MOS-Transistor versehen ist |
| US08/690,485 US5940708A (en) | 1995-07-31 | 1996-07-31 | Method for production of semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07195093A JP3143366B2 (ja) | 1995-07-31 | 1995-07-31 | Ｃｍｏｓ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0945790A JPH0945790A (ja) | 1997-02-14 |
| JP3143366B2 true JP3143366B2 (ja) | 2001-03-07 |
Family
ID=16335420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07195093A Expired - Lifetime JP3143366B2 (ja) | 1995-07-31 | 1995-07-31 | Ｃｍｏｓ半導体装置の製造方法 |
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|---|---|
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| EP (1) | EP0757391B1 (ja) |
| JP (1) | JP3143366B2 (ja) |
| KR (1) | KR100200457B1 (ja) |
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| US6605845B1 (en) * | 1997-09-30 | 2003-08-12 | Intel Corporation | Asymmetric MOSFET using spacer gate technique |
| JP3527148B2 (ja) * | 1999-09-24 | 2004-05-17 | 日本電気株式会社 | 半導体装置の製造方法 |
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|---|---|---|---|---|
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| US5234853A (en) * | 1990-03-05 | 1993-08-10 | Fujitsu Limited | Method of producing a high voltage MOS transistor |
| JP2545762B2 (ja) * | 1990-04-13 | 1996-10-23 | 日本電装株式会社 | 高耐圧ｍｉｓトランジスタおよびこのトランジスタを有する相補型トランジスタの製造方法 |
| JPH05267604A (ja) * | 1991-05-08 | 1993-10-15 | Seiko Instr Inc | 半導体装置の製造方法 |
| EP0535674B1 (en) * | 1991-10-01 | 1998-02-18 | Nec Corporation | Method for fabricating a LDD-mosfet |
| JP3163694B2 (ja) * | 1991-12-06 | 2001-05-08 | ソニー株式会社 | 半導体装置及びその製法 |
| JP3216206B2 (ja) * | 1992-03-30 | 2001-10-09 | 株式会社デンソー | 半導体装置及びその製造方法 |
| US5322804A (en) * | 1992-05-12 | 1994-06-21 | Harris Corporation | Integration of high voltage lateral MOS devices in low voltage CMOS architecture using CMOS-compatible process steps |
| JPH05343670A (ja) * | 1992-06-10 | 1993-12-24 | Sony Corp | オフセット構造のｍｏｓトランジスタおよびその製造方法 |
| US5559044A (en) * | 1992-09-21 | 1996-09-24 | Siliconix Incorporated | BiCDMOS process technology |
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| JP2981717B2 (ja) * | 1994-09-02 | 1999-11-22 | セイコーインスツルメンツ株式会社 | 半導体集積回路装置 |
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- 1995-07-31 JP JP07195093A patent/JP3143366B2/ja not_active Expired - Lifetime
-
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- 1996-07-30 KR KR1019960031393A patent/KR100200457B1/ko not_active Expired - Fee Related
- 1996-07-31 US US08/690,485 patent/US5940708A/en not_active Expired - Lifetime
- 1996-07-31 EP EP96112365A patent/EP0757391B1/en not_active Expired - Lifetime
- 1996-07-31 DE DE69617131T patent/DE69617131T2/de not_active Expired - Fee Related
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