JPS6295873A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPS6295873A JPS6295873A JP23514485A JP23514485A JPS6295873A JP S6295873 A JPS6295873 A JP S6295873A JP 23514485 A JP23514485 A JP 23514485A JP 23514485 A JP23514485 A JP 23514485A JP S6295873 A JPS6295873 A JP S6295873A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- region
- gate electrode
- impurity concentration
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＭＯＳ型電界効果トランジスタ（以下ＭＯＳＦ
ＥＴ と略す）のソース・ドレイン電極構造に係り、特
に、１μｍ以下の微細なゲート長全必要とするＶＬＳ
Ｉ素子に好適なＭＯＳ型電界効果トランジスタだ関する
。
ＥＴ と略す）のソース・ドレイン電極構造に係り、特
に、１μｍ以下の微細なゲート長全必要とするＶＬＳ
Ｉ素子に好適なＭＯＳ型電界効果トランジスタだ関する
。
現在、ＭＯＳ型集積回路における高密度化および高性能
化を目的としたＭＯＳＦＥＴの微細化を困難にしている
最大の原因はシリコン基板中の高電界に起因するホット
・キャリアと呼ばれる高エネルギー粒子発生の問題であ
る。これは、ＭＯＳＦＥＴ全動作させる電源電圧を下げ
ずに、ゲート矢金縮少すると顕著に起る現象であり、第
１１に模式的に示すように、加速されたチャネル・キャ
リアによる衝突電離化１１やチャネル・キャリア自身の
高速化１２、さらに、基板からの発生１３などの機構が
ある。これらのホット・キャリアはゲート絶縁膜中に注
入されて固定電荷となったり、基板電流となって基板電
位の変動要因となるなど素子の特性および信頼性に悪影
響をおよぼす。
化を目的としたＭＯＳＦＥＴの微細化を困難にしている
最大の原因はシリコン基板中の高電界に起因するホット
・キャリアと呼ばれる高エネルギー粒子発生の問題であ
る。これは、ＭＯＳＦＥＴ全動作させる電源電圧を下げ
ずに、ゲート矢金縮少すると顕著に起る現象であり、第
１１に模式的に示すように、加速されたチャネル・キャ
リアによる衝突電離化１１やチャネル・キャリア自身の
高速化１２、さらに、基板からの発生１３などの機構が
ある。これらのホット・キャリアはゲート絶縁膜中に注
入されて固定電荷となったり、基板電流となって基板電
位の変動要因となるなど素子の特性および信頼性に悪影
響をおよぼす。
上記問題を解決し、１μｍ以下のゲート長を有す４Ｍ０
８ＦＥＴの実現金目標として、第２図に示すＩ、 ｆ）
ｌ） （ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ
）構造に代表される耐ホツトキャリア構造ＭＯＳＦＥＴ
の研究・開発が行なわれている。これは、ソース・ドレ
イン領域Ｎ＋のチャネル側にこれらの領域より低不純物
濃度の領域Ｎｆ設けて、ドレイン端の電界を緩和するも
のである。しかし、このＬＤＤ構造ＭＯＳＦＥＴには、
以下の式で示されるような、ソース側およびドレイン側
低不純物濃度領域Ｎ−の寄生抵抗ｒｓ、 ｒｄに起因す
る線形領域での相互コンダクタンスｇ、。
８ＦＥＴの実現金目標として、第２図に示すＩ、 ｆ）
ｌ） （ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ
）構造に代表される耐ホツトキャリア構造ＭＯＳＦＥＴ
の研究・開発が行なわれている。これは、ソース・ドレ
イン領域Ｎ＋のチャネル側にこれらの領域より低不純物
濃度の領域Ｎｆ設けて、ドレイン端の電界を緩和するも
のである。しかし、このＬＤＤ構造ＭＯＳＦＥＴには、
以下の式で示されるような、ソース側およびドレイン側
低不純物濃度領域Ｎ−の寄生抵抗ｒｓ、 ｒｄに起因す
る線形領域での相互コンダクタンスｇ、。
および飽和領域での伝達コンダクタンスｇ＋ｍ５ａｔの
低下を生じるという欠点があった。
低下を生じるという欠点があった。
ｇ−” Ｇ−／ １ ＋ （ｒ−＋ ｒａ ）ｓＧ−ｇ
ｅａｓａｔ＝Ｇｍｓａｔ／ １ ＋’ｓ ”Ｇｍ５ａｔ
ここで、Ｇｍ、 Ｇｍ５ａｔはそれぞれ寄生抵抗が存在
しない場合の相互コンダクタンスおよび伝達コンダクタ
ンスである。
ｅａｓａｔ＝Ｇｍｓａｔ／ １ ＋’ｓ ”Ｇｍ５ａｔ
ここで、Ｇｍ、 Ｇｍ５ａｔはそれぞれ寄生抵抗が存在
しない場合の相互コンダクタンスおよび伝達コンダクタ
ンスである。
本発明の目的は、上記従来技術の問題点を解決し、高電
界の緩和と素子性能の向上を同時に実現することのでき
るＭＯＳＦＥｉ提供することにある。
界の緩和と素子性能の向上を同時に実現することのでき
るＭＯＳＦＥｉ提供することにある。
本発明によるＭＯＳＦＥＴの構造的特徴は、第３図に示
すように、高電界の緩和に有効なドレイン側の低不純物
濃度領域を長くシ、素子性能劣化の原因となるソース側
の低不純物濃度領域を短くすることである。
すように、高電界の緩和に有効なドレイン側の低不純物
濃度領域を長くシ、素子性能劣化の原因となるソース側
の低不純物濃度領域を短くすることである。
以下、本発明の詳細な説明を実施例を用いて説明する。
実施例１
第１の実施例の構造および製造方法を第４図により説明
する。はじめに、第１導電形のシリコン基板４１表面に
形成した１０〜５Ｑｎｍのゲート絶縁膜４２上に１００
〜５００１ｍのゲート電極材料層を堆積した後、ホトエ
ツチング法によりゲート電極４３を形成する（第４図Ａ
）。次に、少なくとも将来ドレイン領域となる部分が露
出するようにマスク４４を形成した後、第２導電形の低
濃度不純物領域を形成する不純物をイオン打込み４５法
によりシリコン基板中に１０１２〜１０”ｃｒｎ−”程
度導入する（第４図Ｂ）。さらに、霧出しているゲート
電極４３のドレイン側壁部にスペーサ４７を形成した（
第４図Ｃ）後、低濃度不純物領域形成イオン打込み時に
使用したマスクを除去し、残ったドレイン側にのみスペ
ーサを有するゲート電極をマスクに、第２導電形の不純
物をシリコン基板中に１０１４〜１０”ｃｍ−”程度イ
オン打込み４８し、ソース・ドレイン領域を形成する（
第４図Ｄ）。最後に、９００Ｃ〜１０００Ｃ程度の温度
で１０〜３０分程度の程度理を行なうことにより、第４
図Ｅに示すように、ゲート電極近傍における低不純物濃
度領域の基板表面方向の長さがソース側に比較してドレ
イン側で長い本発明による素子構造とすることができる
。
する。はじめに、第１導電形のシリコン基板４１表面に
形成した１０〜５Ｑｎｍのゲート絶縁膜４２上に１００
〜５００１ｍのゲート電極材料層を堆積した後、ホトエ
ツチング法によりゲート電極４３を形成する（第４図Ａ
）。次に、少なくとも将来ドレイン領域となる部分が露
出するようにマスク４４を形成した後、第２導電形の低
濃度不純物領域を形成する不純物をイオン打込み４５法
によりシリコン基板中に１０１２〜１０”ｃｒｎ−”程
度導入する（第４図Ｂ）。さらに、霧出しているゲート
電極４３のドレイン側壁部にスペーサ４７を形成した（
第４図Ｃ）後、低濃度不純物領域形成イオン打込み時に
使用したマスクを除去し、残ったドレイン側にのみスペ
ーサを有するゲート電極をマスクに、第２導電形の不純
物をシリコン基板中に１０１４〜１０”ｃｍ−”程度イ
オン打込み４８し、ソース・ドレイン領域を形成する（
第４図Ｄ）。最後に、９００Ｃ〜１０００Ｃ程度の温度
で１０〜３０分程度の程度理を行なうことにより、第４
図Ｅに示すように、ゲート電極近傍における低不純物濃
度領域の基板表面方向の長さがソース側に比較してドレ
イン側で長い本発明による素子構造とすることができる
。
本実施例によれば、ソース領域における寄生抵抗の増大
を抑えることができるため、線形領域における相互コン
ダクタンスや飽和領域における伝達コンダクタンスの低
下を防止できると同時に、ホ′ット・キャリアの発生も
抑止できるという効果がある。
を抑えることができるため、線形領域における相互コン
ダクタンスや飽和領域における伝達コンダクタンスの低
下を防止できると同時に、ホ′ット・キャリアの発生も
抑止できるという効果がある。
実施例２
第２の実施例の構造および製造方法を第５図により説明
する。はじめに、第１導電形のシリコン基板５１表面に
厚さ１０〜５ Ｑ ｎｍ程度の薄いゲート絶縁膜５２を
形成し、さらにその上に厚さ１００〜５ Ｑ Ｑ ｎｍ
程度のゲート′ｔＩＬ極５３を形成した後、第２導電形
の低濃度不純物領域を形成する不純物をイオン打込み５
４法によりシリコン基板中に１０１２〜１０”ｃｒｎ−
”程度導入する（第５図Ａ）。次に、少なくとも将来ソ
ース領域となる部分が露出するようにマスク５６を形成
した後、第２導電形の不純物をイオン打込み５７により
シリコン基板中に１０１４〜１０１６ｃｍ−”程度溝し
、ソース領域を形成する（第５図Ｂ）。さらに、上記マ
スクを除去し、ゲート電極の側壁にスペーサ５８を形成
すると同時にソース・ドレイン領域全霧出させ（第５図
Ｃ）、ここにシリサイド層を形成する（第５図Ｄ）。以
上から明らかなように、本実施例では、シリコン基板中
のドレイン領域はすべて低濃度領域であり、シリサイド
層により低抵抗化を図っている。また、ソース領域は高
濃度拡散層とシリサイド層によりいっそうの低抵抗化を
実現している。したがって、本実施例では、ホ゛ット・
キャリア発生の抑制と素子性能の向上を同時に達成でき
るという効果がある。
する。はじめに、第１導電形のシリコン基板５１表面に
厚さ１０〜５ Ｑ ｎｍ程度の薄いゲート絶縁膜５２を
形成し、さらにその上に厚さ１００〜５ Ｑ Ｑ ｎｍ
程度のゲート′ｔＩＬ極５３を形成した後、第２導電形
の低濃度不純物領域を形成する不純物をイオン打込み５
４法によりシリコン基板中に１０１２〜１０”ｃｒｎ−
”程度導入する（第５図Ａ）。次に、少なくとも将来ソ
ース領域となる部分が露出するようにマスク５６を形成
した後、第２導電形の不純物をイオン打込み５７により
シリコン基板中に１０１４〜１０１６ｃｍ−”程度溝し
、ソース領域を形成する（第５図Ｂ）。さらに、上記マ
スクを除去し、ゲート電極の側壁にスペーサ５８を形成
すると同時にソース・ドレイン領域全霧出させ（第５図
Ｃ）、ここにシリサイド層を形成する（第５図Ｄ）。以
上から明らかなように、本実施例では、シリコン基板中
のドレイン領域はすべて低濃度領域であり、シリサイド
層により低抵抗化を図っている。また、ソース領域は高
濃度拡散層とシリサイド層によりいっそうの低抵抗化を
実現している。したがって、本実施例では、ホ゛ット・
キャリア発生の抑制と素子性能の向上を同時に達成でき
るという効果がある。
以上の説明で明らかなように、本発明では、ソース・ド
レインの構造が非対称となるため、ＭＯＳＦＥＴが単一
方向でしか使用できなくなるという問題がある。しかし
、現在、ＭＯＳ型集積回路においてＭＯＳＦＥＴｋ双方
ＦＥＴ用するのはスタティックメモリーのトランスファ
・ゲート素子、ロジックのアナログスイッチ素子など用
途はごく限られており、使用される素子数も非常に少な
い。
レインの構造が非対称となるため、ＭＯＳＦＥＴが単一
方向でしか使用できなくなるという問題がある。しかし
、現在、ＭＯＳ型集積回路においてＭＯＳＦＥＴｋ双方
ＦＥＴ用するのはスタティックメモリーのトランスファ
・ゲート素子、ロジックのアナログスイッチ素子など用
途はごく限られており、使用される素子数も非常に少な
い。
一方、メモリ・セルやインバータなど基本回路を構成し
ている駆動ＦＥＴや負荷ＦＥＴはすべて単一方向で使用
されるため、本発明によるＭＯＳＦＥＴの使用が大きく
制限されることはない。
ている駆動ＦＥＴや負荷ＦＥＴはすべて単一方向で使用
されるため、本発明によるＭＯＳＦＥＴの使用が大きく
制限されることはない。
本発明によれば、１μｍ以下のゲート長全有するＭＯＳ
型電界効果トランジスタにおいてホット・キャリア問題
全解決するための低不純物濃度ドレイン領域の形成と素
子特性を改善するだめのソース・ドレイン寄生抵抗の低
減を同時に実現できる。
型電界効果トランジスタにおいてホット・キャリア問題
全解決するための低不純物濃度ドレイン領域の形成と素
子特性を改善するだめのソース・ドレイン寄生抵抗の低
減を同時に実現できる。
これは、ＭＯＳ型ＬＳＩの高密度化や高性能化そして高
信頼化に犬きく寄与するものである。
信頼化に犬きく寄与するものである。
第１図はホット・キャリアの発生機構を示すＭＯＳＦＥ
Ｔの断面構造図、第２図はＬＤＤ型ＭＯＳＦＥＴの構造
を示す断面図、第３図は本発明による素子構造を示す断
面図、第４図、第５図はそれぞれ本発明による第１およ
び第２の実施例の素子構造と製造方法金示す断面図であ
る。 ４６．５５Ｄ・・・低不純物濃度ドレイン領域、４９Ｄ
・・・高不純物濃度ドレイン領域、４９８，５５８・・
・高不純物濃度ソース領域、４２．５２・−・ゲート絶
縁膜、４３．５３・・・ゲート電極、４７・・・スペー
サ、６０Ｓ。 第 ４ 。 ） 十 各 ↓ ↓ ４８
Ｔの断面構造図、第２図はＬＤＤ型ＭＯＳＦＥＴの構造
を示す断面図、第３図は本発明による素子構造を示す断
面図、第４図、第５図はそれぞれ本発明による第１およ
び第２の実施例の素子構造と製造方法金示す断面図であ
る。 ４６．５５Ｄ・・・低不純物濃度ドレイン領域、４９Ｄ
・・・高不純物濃度ドレイン領域、４９８，５５８・・
・高不純物濃度ソース領域、４２．５２・−・ゲート絶
縁膜、４３．５３・・・ゲート電極、４７・・・スペー
サ、６０Ｓ。 第 ４ 。 ） 十 各 ↓ ↓ ４８
Claims (1)
- １、ＭＯＳ型電界効果トランジスタにおいて、ソースお
よびドレイン領域は共にゲート電極またはゲート電極お
よびその周囲全体または一部に形成した絶縁物に対して
自己整合で形成され、かつゲート電極の両端近傍におけ
るソース・ドレイン領域表面近傍の不純物濃度１０＾１
＾９ｃｍ＾−＾３以下の領域がソース側に比較してドレ
イン側で基板表面方向に長いことを特徴とする電界効果
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23514485A JPS6295873A (ja) | 1985-10-23 | 1985-10-23 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23514485A JPS6295873A (ja) | 1985-10-23 | 1985-10-23 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6295873A true JPS6295873A (ja) | 1987-05-02 |
Family
ID=16981703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23514485A Pending JPS6295873A (ja) | 1985-10-23 | 1985-10-23 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6295873A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0757391A2 (en) * | 1995-07-31 | 1997-02-05 | Sanyo Electric Co. Ltd | Method for production of semiconductor integrated circuit device provided with a high voltage transistor |
| US6283823B1 (en) | 1992-06-03 | 2001-09-04 | Hitachi, Ltd. | Rolling mill equipped with on-line roll grinding system and grinding wheel |
-
1985
- 1985-10-23 JP JP23514485A patent/JPS6295873A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6283823B1 (en) | 1992-06-03 | 2001-09-04 | Hitachi, Ltd. | Rolling mill equipped with on-line roll grinding system and grinding wheel |
| US6306007B1 (en) | 1992-06-03 | 2001-10-23 | Hitachi, Ltd. | Rolling mill equipped with on-line roll grinding system and grinding wheel |
| US6450861B2 (en) | 1992-06-03 | 2002-09-17 | Hitachi, Ltd. | Rolling mill equipped with on-line roll grinding system and grinding wheel |
| US6585558B1 (en) | 1992-06-03 | 2003-07-01 | Hitachi, Ltd. | Rolling mill equipped with on-line roll grinding system and grinding wheel |
| US6616511B2 (en) | 1992-06-03 | 2003-09-09 | Hitachi, Ltd. | Rolling mill equipped with on-line roll grinding system and grinding wheel |
| EP0757391A2 (en) * | 1995-07-31 | 1997-02-05 | Sanyo Electric Co. Ltd | Method for production of semiconductor integrated circuit device provided with a high voltage transistor |
| EP0757391A3 (en) * | 1995-07-31 | 1998-12-23 | Sanyo Electric Co. Ltd | Method for production of semiconductor integrated circuit device provided with a high voltage transistor |
| US5940708A (en) * | 1995-07-31 | 1999-08-17 | Sanyo Electric Co., Ltd. | Method for production of semiconductor integrated circuit device |
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