JPS6258681A - 絶縁ゲ−ト半導体装置とその製造法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は絶縁ゲート半導体装置、特に短チャネルＭＯ８
ＦＥＴのホットキャリア耐性向上のための技術に関する
。

〔背景技術〕

ＣＭＯＳデバイスは、現在の最先端のゲート長１、２〜
１．３μｍから０．８μｍ、０．５μｍへと微細化する
につれて２ホツトキヤリアや短チヤネル効果がますます
厳しくなる傾向にある。

短チヤネル効果はソースとドレインが接近してくるため
にチャネル部分の電圧に影響されてしきい電圧やバンチ
スルー電圧の低下をもたらす現象であり、ｎ２両チャネ
ルともゲート長が１μｍ以下になるとしきい電圧が急激
に低下し始める。

一方、ホットキャリア効果はチャネルを流れる電子が散
乱を受けてゲートの方向に注入される等の現象をいうも
ので、ドレイン電圧が大きいほど起りやすく、注入によ
ってゲート絶縁膜が劣化し、トランジスタ特性の劣化を
もたらす。

これらの問題に対して、ｎチャネルＭＯＳＦＥＴにおい
ては、ＬＤＤ（低不純物濃度ドレイン）構造が採用され
ることが発行所日経マグロウヒル。

「日経マイクロデバイス、１９８５年７月号Ｊ１９８５
年７月１日発行日Ｐ１３６−Ｐ１４０に記載されている
。

ＬＤＤ構造ではゲートと、ソース・ドレイン間の基板表
面に低不純物濃度のオフセットゲート層を形成し、バン
チスルー電圧及びホットキャリア耐圧を高めるものであ
る。

第９図はＬＤＤ構造を有するＣ−ＭＯＳＦＥＴの一例を
断面図で示すものである。

同図において、４はゲート、６はスペーサ、７はソース
・ドレイン高不純物濃度層である。ｎチャネルＭＯＳＦ
ＥＴ側でＬＤＤによる低不純物濃度ｎ一層からなるオフ
セットゲート８がチャネル部とソース・ドレインｎ　層
との間に形成されている。

このようなＬＤＤ構造を得ろためにこれまでは第１０図
〜第１２図に示すようなプロセスの製造法が採用されて
いる。

すなわち、（１）第１０図に示すよう罠、絶縁膜３の上
にゲート（ポリ５ｉ）４を形成し、このゲートをマスク
圧して低濃度のｎ不純物イオン打込みを行う。（２）第
１１図に示すように、ゲートの両側に絶縁物からなるス
ペーサ６を形成し、このスペーサ６とゲート４をマスク
として高濃度ｎ不純物イオン打込み（力を行う。（３）
アニール（熱処理を行って第１２図に示すようにスペー
サ６直下でオフセットゲートｎ一層８を、スペーサの形
成されない部分でソース・ドレインｎ　層７をセルファ
ライン（自己整合）的に形成する。

ところでこのような形で製造さハたＬＤＤ構造のＭＯＳ
ＦＥＴにおいては１両側のスペーサがゲートに対して対
称に形成されろことでそれをマスクとするオフセット高
抵抗ｎ一層（８）もソース側とドレイン側に対称に形成
される。

このことは一方のドレイン側ではｎ一層がバンチスルー
電圧ならびにホントキャリア耐圧を高めるために有効で
あるが、他方のソース側では低濃度のｎ一層があること
により寄生抵抗が高くなって９ｍが低下する問題がある
。又、低濃度ｎ一層上のゲート絶縁膜（ＳｉＯ２膜）の
膜質が寄生抵抗値に強く影響するためにＭＯＳＦＥＴと
しての特性の変動が激しいことも問題であることがわか
った。

上記問題を解決する方法として本発明者が検討した構造
は高抵抗ｎ一層をゲートに対して非対称に形成すること
であるが、そのためには余分なマスク工程が必要であり
、短チヤネルデバイスとなるとその精度が問題となるこ
とがわかった。

〔発明の目的〕

本発明は上記した問題を克服するためになされたもので
ある。

本発明の一つの目的はホントキャリア耐量が高く、しか
もｇｍの高い高性能のＭＯＳデバイスを実現することに
ある。

本発明の他の一つの目的は工程数をふやすことなく、セ
ル７アラインで非対称なオフセットゲートを有するＭＯ
Ｓデバイスの製造法を掃供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、ｐ型Ｓｉ半導体基体の一主表面上に絶縁膜を
介してポリＳｉからなるゲートを形成し、このポリＳｉ
ゲートをマスクにして基体表面に不純物イオン打込みを
行いｐ型基板表面のゲートの形成されない部分に低濃度
のｎ一層を形成し１次いで、ふたたびゲートをマスクに
して基体表面に対し、垂直よりある角度をもたせて不純
物イオン打込みを行うことにより、高濃度のｎ＋層をゲ
ートに対し非対称に形成し、この菌濃度ｎ＋層が重なら
ないｎ一層をオフセットゲート部とし、高濃度ｎ＋層を
ソース・ドレインとするものであって。

この結果、たとえばドレイン側ではオフセントゲート部
ｎ”−Ｈがあることによりキャリア耐雷を高くすること
ができ、一方、ソース側ではｎ一層が短かく乃至存在し
ないことにより、ソース抵抗が小さくでき相互コンダク
タンスｑｍを高く保つことができ、前記目的を達成でき
る。

〔実施例〕

第１図乃至第４図は本発明の一実施例を示すｎチャネル
ＭＯ３ＦＥＴ製造プロセスの工程断面図である。

以下、各工程にそって具体的に説明する。

（１）第１図において、１は高比抵抗ｐ−型Ｓｔ基体、
２は選択酸化によるアイソレーション酸化物（ＳｉＯ２
）膜、３は熱酸化によりＳｉ基体表面に生成したうすい
（５００〜１０００人）ゲート酸化膜、４はポＩＪ　Ｓ
　ｉゲートであって、ゲート酸化膜３上に３０００Ａ程
度の厚さにＳｔを堆積してなるポリＳｌ膜をホトエッチ
により所定のゲート長にパターニングしたものである。

この上がらＰ（リン）不純物を低濃度にイオン打込みす
ることにより、上記ポリＳｉゲート４とアイソレージコ
ン酸化膜２がマスクになって基板表面に低濃度のｎ−不
純物層（８）を形成する。この場合の不純物イオン打込
み方向は基板主面に対し垂直方向である。

（２）第２図において示すよつ圧、第２のｎ型不純物イ
オン打込みを行う。

この場合、たとえばＡｓ（ヒ素）を用い、高濃度（ドー
ス量：ｌＸ１０１ａ、ビーク：２×１０！０）で、基体
主面に対しである角度（垂直面に対しθ）で行うことに
より、ポリＳｉゲートの一方側（右側）ではゲートが影
になってゲート端面位置から少し離れたところから右側
へがげて基体内にＡｓが打込まれる。ポリＳｉゲートの
他方側（左側）では逆にゲートの直下に入りこむように
Ａｓが打込まれる。

不純物イオン打込み方向を変えろ方法としては。

第７図に示すように基板（ウェハ）を上下の電極（Ｒ，
、Ｒ２）のある水平方向に対してθだげ傾けることによ
って基板に対する角度を任意に選ぶことができる。

あるいは、第８図に示すように上部電極Ｒ７と下部電極
Ｒｔの位置を左右に相対的にずらせることにより、その
間にある基板１へのイオン打込み方向（θ）を変えるこ
とが可能となる。

（３）次いで、アニール（°Ｃ×分で熱処理）を行い。

シリコン基体中にＰ（リン）Ａｓ（ヒ素）を拡散して第
３図に示すようにソース・ドレインとなる深いｎ　層及
び、ドレイン側とゲートとの間にオフセットゲートとな
る浅いｎ−６が形成される。

（４）　　コノ、ｈト、全面Ｋ　ＣＶ　Ｄ−３ｔｏ２膜
９を生成し、コンタクトホトエッチを行ってソース・ド
レイン部を窓開し、Ａ２を蒸″；ａ（スパッタ）シ、ホ
トエンチを行ってソース（Ｓ）、ドレイン（Ｄ）のＡ４
ｆ５極１０を形成し、第４図に示すような非対称にオフ
セットｎ一層を有するｎチャネルＭＯ８ＦＥＴが完成す
る。

〔効果〕

以上実施例で述べた本発明によれば下記のように効果が
もたらされる。

（１）初めにゲートをマスクにしてイオン打込みするこ
とによりｎ一層を形成し１次に斜め方向にイオン打込み
することにより、ｎ＋層を形成することで、ドレイン側
ではゲートの影の部分がｎ一層として残りそこをオフセ
ットゲートとすることができる。一方、ゲートの反対側
（ソース側）はｎ一層が全てｎ＋層によりカバーされオ
フセットゲートは存在しない。このことにより、ドレイ
ン側は高比抵抗のオフセットゲートによりホットキャリ
ア耐量が太き（、ソース側は低抵抗となって相互コンダ
クタンスｑｍが向上し１Ｍ０８ＦＥＴを微少サイズとで
きるのでチップ面積縮小が可能となる。

（２）イオン打込み方向に対する基体主面の角度を変え
るだけで非対称にマスク工程を追加することなくオフセ
ットゲートをセルファラインに形成することができる。

（３）オフセントの程度はイオン打込み方向の角度θと
ポリＳｉゲートの厚さにより決定される。オフセット量
を犬ぎくとる必要があるとき、たとえば第５図に示すよ
うにポリＳｉゲートの上に適尚な厚さに絶縁膜１１．た
とえばＨＬＤ（窩温低圧堆積）法による５ｉｎ２膜を積
層すると、その分だけゲートの影が太き（のび、オフセ
ットゲート長を大きくとることができる。

（４）Ｃ−ＭＯＳＦＥＴにおいて、ｎチャネルＭＯ８，
あるいはｐチャネルＭＯ８はソース・ドレインを逆にす
ることはないので、非対称にオフセットゲートを設ける
ことは差支えない。

以上１本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが１本発明は上記実施例に限定され
ろものではなく、その快旨を逸脱しない範囲で種々変更
可能である。

たとえば、第６図に示すようにポリＳｉゲート４０両側
面に絶縁物スペーサ１２を設けた状態で高濃度層のため
の不純物打込みを斜め方向に行ってもよく、同様の効果
が得られる。

一つの半導体チップ上で非対称のオフセットゲートをも
つＭＯＳＦＥＴと対称のオフセットゲートをもつＭＯＳ
ＦＥＴとが共存する場合は、第９図に示すように一方に
対して、他方を方角方向に配置をすることにより、同じ
イオン打込みプロセスで両者を同時に形成することが可
能である。同図において、Ｑ、は非対称にオフセットゲ
ートを有するＭＯ８ＦＥＴＩ　Ｑ２は対称のオフセット
ゲートを有するＭＯＳＦＥＴにおけるソース・ドレイン
拡散層とゲートの配置を示す。第１０図は第９図におけ
るＡ−Ａ視断面図であって、ソース・ドレインのための
不純物イオン打込み方向を矢印方向とするとき、Ｑ＋　
ではドレイン側に非対称にオフセットゲートｎ層８が形
成されることを示す。

〔利用分野〕

本発明は短チヤネルタイプＣ−ＭＯ８ＦＥＴ。

バイポーラＣＭＯ３ＦＥＴ’＆含むＩＣに適用した場合
最も効果を有する。

本発明は上記以外のＭＯＳＦＥＴを含む半導体装置にも
同様に適用することが可能である。

【図面の簡単な説明】

第１図乃至第６図は本発明による一実施例を示すＭＯ８
ＦＥＴ製造プロセス工程断面図（一部正面図）である。 第７図、第８図は非対称にイオン打込みを行う方法の例
を示す正面向である。 第９図は一つのチップ上に非対称と対称のオフセットゲ
ートをもつＭＯ８ＦＥＴ’に共存させた例を示す平面図
である。 第１０図は第９図におげろＡ−Ａ祝断面図である。 第１１図はＣＭＯ８ＦＥＴの例を示す断面図である。 第１２図乃至第１４図はこれまでのＭＯ３ＦＥＴ製造プ
ロセスの例を示す工程断面図である。 １・・Ｓｔ基体、２・・・アイソレーション酸化物膜、
３・・・ゲート酸化膜、４・・ポリＳｉゲート、６・・
・スペーサ、７・・・ソース・ドレイン高濃度層、８・
・オフセットゲート低濃度層、９・・・絶縁膜、１０・
・・Ａ、！３’１を極。 代理人　弁理士　　小　川　勝　男 第　　　１　　図 一第　２　図 〜／ 第　　３　　図 と 第　　　４　　図 第　　５　　図 第　　６　　図 第　　７　　図 ｔ 第　　８　　図 ？。 第　　９　　図 θｌ　　　９２　　　： ； ！ ”１０１　　　　　　　・。 □ 、７１ 第１１囚 第１２図 第１３図 第１４釦 ７′　読　グ　　４　パ＼

Claims (1)

1. 【特許請求の範囲】 １、半導体基体の一主表面に絶縁ゲートが形成され、上
   記絶縁ゲート直下の半導体基体表面をチャネル部とし、
   このチャネル部をはさんで基体と異なる導電型の高濃度
   不純物層がソース・ドレインとして形成され、上記チャ
   ネル部とソース又は及びドレインの間に低濃度不純物層
   がオフセットゲート部として非対称に形成されているこ
   とを特徴とする絶縁ゲート半導体装置。 ２、半導体基体の一主表面上に絶縁膜を介してゲートを
   形成する工程、上記ゲートをマスクにして基体表面に不
   純物イオン打込みによる基板と異なる導電型の低濃度不
   純物層を形成する工程、上記ゲートをマスクにして基体
   表面に対して垂直よりある角度をもたせて不純物イオン
   打込みを行うことにより、基板と異なる導電型の高濃度
   不純物層をゲートに対して非対称に形成する工程とから
   なり、上記高濃度不純物層が重ならない低濃度不純物層
   をオフセットゲート部とし、高濃度不純物層をソース・
   ドレイン部とすることを特徴とする絶縁ゲート半導体装
   置の製造法。 ３、上記オフセットゲート部の長さを調整するためにゲ
   ート上に絶縁膜を厚く形成した状態で不純物イオン打込
   みを行う特許請求の範囲第１項に記載の絶縁ゲート半導
   体装置の製造法。