JPS6258682A - 絶縁ゲ−ト半導体装置とその製造法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は絶縁ゲート半導体装置、特に短チャネルＭＯ８
ＦＥＴのホットキャリア耐性向上のための技術に関する
。

〔背景技術〕

ＣＭＯＳデバイスは、現在の最先端のゲート長１．２〜
１．３μ７ｉかも０．８．４１ｍ　、０．５／Ｊｍへと
微細化するにつれて、ホットキャリアや短チャネル効来
がますます厳しくなる傾向にある。

短チヤネル効果はソースとドレインが接近してくるため
にチャネル部分の電圧に影響されてしきい電圧やパンチ
スルー電圧の低下をもたらす現象であり、ｎｐ両チャネ
ルともゲート長が１μｍ以下になるとしきい電圧が急激
に低下し始めろ。

一方、ホットキャリア効果はチャネルを流れる電子が散
乱を受けてゲートの方向に注入される等の現象をいうも
ので、ドレイン電圧が大ぎいほど起りや丁（、注入によ
ってゲート絶縁膜が劣化し、トランジスタ特性の劣化を
もたらｊ。

これらの問題に対して、ｎチャネルＭＯ３ＦＥ”Ｔにお
いては、ＬＤＤ（低不純物濃度ドレイン）構造が採用さ
れていることが発行所日経マグロウヒル社「日経マイク
ロデバイス１９８５年７月（創刊）号」発行日１９８５
年７月１日ｐ１３６−ｐ１４０に記載されている。

ＬＤＤ構造ではゲートと、ソース・ドレイン間の基板表
面に低不純物濃度のオフセットゲート層を形成し、パン
チスルー電圧及びホットキャリア耐圧を高めるものであ
る。

第９図はＬＤＤ構造を有するＣ−ＭＯＳＦＥＴの一例を
断面図で示すものである。

同図において、４はゲート、６はスペーサ、７ハソース
・ドレイン高不純物濃度層である。ｎチャネルＭＯ８Ｆ
ＥＴ側でＬＤＤによる低不純物濃度ｎ一層からなるオフ
セットゲート８がチャネル部とソース・ドレイン電圧層
との間に形成されている。

このようなＬＤＤ構造を得るためにこれまでは第１０図
〜第１２図に示すようなプロセスの製造法が採用されて
いる。

すなわち、（１）第１０図に示すように、絶縁膜３の上
にゲート（ポリＳｉ　）４を形成し、このゲートをマス
クにして低濃度のｎ不純物イオン打込みを行う。（２１
！１１図に示すように、ゲートの両側に絶縁物からなる
スペーサ６を形成し、このスペーサ６とゲート４をマス
クとして高濃度ｎ不純物イオン打込み（力を行う。（３
）アニール（Ｍ処理）を行って第１２図に示すようにス
ペーサ６直下でオフセットゲートｎ一層８を、スペーサ
の形成されない部分でソース・ドレインｎ”層７をセル
ファライン（自己整合）的に形成する。

ところでこのような形で製造されたＬＤＤ構造のＭＯＳ
ＦＥＴにおいては、両側のスペーサがゲートに対して対
称に形成されることでそれをマスクとするオフセ・ト高
抵抗ｎ一層（８）もソース側とドレイン側に対称に形成
される。

このことは一方のドレイン側ではｎ一層がパンチスルー
電圧ならびにホットキャリア耐圧を高めるために有効で
あるが、他方のソース側では低濃度のｎ一層があること
により寄生抵抗が高くなってｇｍが低下する問題がある
。又、低濃度ｎ／６」二のゲート絶縁膜（Ｓｉ０１膜）
の吸質がを生抵抗値に強（影響するためにＭＯＳＦＥＴ
としての特性の変動が激しいことも問題であることがわ
かった。

上記問題を解決する方法として本発明者が検討し１こＭ
Ｏ８構造は高抵抗ｎｊＵをゲートに対して非対称に形成
することであるが、七のためには余分なマスク工程が必
要であり、短チヤネルデバイスとなるとその精度が問題
となることがわかった。

〔発明の目的〕

本発明は上記した問題を克服するためになされたもので
ある。

本発明の一つの目的はホットキャリア耐量が高く、しか
もｇｍの高い高性能のＬＤＤ構造ＭＯＳデバイスを実現
することにある。

本発明の他の一つの目的は工程数を増−ＩＰｊことなく
セルファラインで非対称なオフセットゲートを有するＭ
ＯＳデバイスの製造法を提供することにある。

本発明の前記ならびに七のほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下肥のとおりである。

すなわち、半導体基体の一主表面上に絶縁ゲートを形成
し、このゲートを覆うように気相より絶縁膜を生長させ
、この基体主面に対してたとえばドライエツチングのイ
オン打込み方向を変えろことで、ある角度をもった異方
性エツチングを行いこれによってセルファライン的にゲ
ート両側面に接して非対称にスペーサを形成し、このス
ペーサをマスクに利用することにより半導体基体表面に
非対称にオフセントとなる低濃度不純物層を形成すると
ともにソース・ドレインとなる高濃度不純物層を形成す
るものである。このようにして得られた低濃度不純物層
からなる非対称オフセットを有するＭＯＳＦＥＴはホッ
トキャリア耐量が高く、しかも、ｇｍの高（なり、前記
発明の目的を達成できろ。

〔実施例〕

第１図乃至第８図は本発明の一実施例を示すものであっ
て、非対称オフセットを有するＬＤＤ構造ＭＯ８ＦＥＴ
の製造プロセスの工程断面図である。

以下各工程にそって詳細に説明する。

（１）第１図において、１は高比抵抗Ｐ−型Ｓｉ基体、
２は選択酸化法（又はアイソプレーナ法）によるアイソ
レーション酸化物（５ｈｏｔ　）ｉ、３は熱酸化により
Ｓｉ基体表面に生成した５００〜１０００Ａのうｆいゲ
ート酸化膜、４はボＩＪＳｉからなるゲートで、ゲート
酸化膜３上に３０００Ａ程度の厚さに堆積したポリＳｉ
をホトエツチングにより所定のゲート長にパターニング
し１こものである。

上記ポリＳｉゲート４及びアイソレーション酸化膜２を
マスクにして、リンネ納物をイオン打込みし、（ドーズ
量：ｌＸ１０　　　　、ヒータ：ｌＸ１０１７−１０”
）ゲート酸化膜３を通してＰ−基板１表面に低濃度不純
物層（力を形成する。

（２）スペーサ形成の１こめ、第２図に示すように全面
にＣＶＤ（化学的気相成長法）による絶縁膜６、たとえ
ば高温低圧成長法によるシリコン酸化物、通称ＨＬＤ膜
６を２０００〜３０００Ａの厚さに形成する０ （３）全面にドライエッチ、たとえばＣＨＦ、ガスによ
るイオン打込みを行ってＨＬＤ膜６を表面からエッチ除
去する。このとき第３図に示すようにイオン打込み方向
を基体に対して直角からある角度θ、たとえばθ−２０
−３０°程度に傾けることによりゲートに接する部分で
ＨＬＤが残って左右非対称にスペーサ６が形成される。

イオン打込み方向を変える手段としては、第４図に示す
ように、基板（ウェハ）１を上下の電極Ｒ＋　　、Ｒｔ
力方向対してθだけ傾けることによって基板に対する角
度を任意に選ぶことができろ。

あるいは、第５図に示すように上部電極Ｒ１と下部電極
Ｒ１の位置を左右に相対的にずらせることによって、七
の間にある基板１へのイオン打込み方向（θ）を変える
ことが可能となる。

（４）スペーサ形成後、全面にＡｓ（ヒ累）イオン打込
みを行い第６図に示すようにゲート、スペーサがマスク
となってゲート酸化膜３を通して基板表面に高濃度に（
ドーズ量ｌＸ１０＋ヒーク２×１０２０）導入し高濃度
不純物層を形成する。

（５）アニール（熱処理）を行い、シリコン基板中にＰ
　、Ａｓなとの不純物を拡散し、第７図に示すように、
スペーサ６直下の基板表面にオフセット部となる低濃度
ｎ一層８を形成すると同時にスペーサの形成されない部
分にソース・ドレインとなる高濃度ｎ＋層７を形成する
。この場合左右のｎ−型層の幅は左右非対称のスペーサ
の幅に比例して左側（ソース側）が短か（、右側（ドレ
イン側）が長く形成される。

（６）　　このあと、全面にＣＶＤ−８ｉＯ，などの絶
縁膜９を生成し、コンタクトホトエッチを行ってソース
・ドレイン部を窓開し、そのうえにＡｆｆｌを蒸着（ス
パッタ）しホトエッチすることにより、第８図に示すよ
うにソース・ドレインＡ４電極１０を形成して、ＬＤＤ
構造のｎチャネルＭＯ８ＦＥＴを完成する。

上記ｎチャネルＭＯ８ＦＥＴのゲート電極４の側面にあ
る２つの絶縁スペーサ６．６の大きさが異なり、ソース
Ｓ側のそれがドレインＤ側のそれより小さくなっている
ため、ソースＳ側には低濃度ｎ一層８が短かく、ドレイ
ンＤ側の低濃度ｎ一層８は長くなっている。これより、
ソースＳ側の低濃度ｎ一層８に起因する寄生抵Ｄｕ＆ま
／Ｆとなり、かつ、ドレインＤ側では低濃度ｎ一層８が
長（・ため電界の集中が緩和されホットキャリア効果が
阻止できホ・ソトキャリア耐圧できまろドレインＤに印
加可能な最大電圧が大きくでき、高耐圧なｎチャオ・ル
ＭＯ８ＦＥＴが形成できる。

上記ｎチャネルＭＯ８ＦＥＴは高耐圧であるがソース・
ドレインの極性が決まっているアこめ、使用時には注意
を用丁。相補型（コンプリメンタリ）ＭＯＳＦＥＴでは
ｎチャネ＃ＭＯ８ＦＥＴのソースとドレインを逆として
使用することはないσ）で上記ソース・ドレイン領域の
非対称なｎチャネルＭＯ８ＦＥＴでも使用上の問題はな
いといえる。

平面レイアウトにおいて注意丁べきは、回路的に耐圧の
必要なＭＯＳＦＥＴを本発明のＭＯ８ＦＥＴ構造とする
場合には、半導体チップ内又はウェハ内でＭＯ８のソー
スからドレインの向きを同じにして形成する必要がある
。

〔効　果〕

実施例により説明し１０本発明によれば下記のように効
果かも１こらされろ。

（１）ゲートの側面に接続する絶縁物スペーサが左右非
対称に形成されることにより、これをマスクとした低濃
度不純物イオン打込みによって、ソース・ドレインの位
置がそれに応じてずれることになり、ドレイン側のｎ−
型層の幅を長くしてオフセット部としてホットキャリア
耐量を向上させることができ、一方、ソース側ではｎ−
型層の幅をできるだけ小さく、又は全（なく丁ことによ
り、寄生抵抗が小をくなり、高ｇｍを確保できるととも
ＩＣＭＯ８ＦＥＴの特性の変動を防止できろ。

さらにｇｍを太き（とることによって、ＭＯＳＦＥＴの
チップ寸法を縮少し、全体として集積度を上げることが
可能である。

（２）スペーサ形成の際に基体主面に対してドライエｌ
チッグのイオン打込み方向を選ぶことによって、非対称
のスペーサをセルファライン的に形成することができ、
マスク工程を増加することなく、微小の短チヤネルＭＯ
Ｓデバイスを高精度に形成することができろ。

以上本発明者によってなされ１こ発明を実施例にもとづ
き具体的に説明し１こが、本発明は上記実施例に限定て
れろものではなく、その要旨を逸脱しない範囲で種々変
更叶能である。

〔利用分野〕

本発明はＣ−ＭＯ８ＩＣ，バイポーラＣ−ＭＯ８ＩＣＫ
適用し、（゛すれも高い効果を奏するものである。

【図面の簡単な説明】

第１図乃至第８図は本発明によろ一実施例を示すＬＤＤ
構造ＭＯ３ＦＥＴ製造プロセスの工程断面図（一部上面
図）である。 第９図はＬＤＤ構造構造ＣＭＯＳディスの一例を示す断
面図である。 第１０図乃至第１２図はこれまでのＭＯＳ　Ｆ　ＥＴ！
！造プロセスの例を示す工程断面図である。 １＝−ｐ−８ｉ基板、２・・アイツレ−゛／−］ン酸化
膜、３・・・ゲート酸化膜、４・・・ボ１．Ｉ　Ｓ　ｉ
ゲート、５・・・ＨＬＤ！、６　　・スペーサ、７・・
・ソース・ドレイン領域層、８・・・オフセットゲート
ｎＲ：ｊ、９・・・ＣＶｐ−８ｉＯ，ｌｉ、１Ｏ−Ａｆ
ｆｌ［極。 代理人　弁理士　　小　川　勝　男ｈ、第　　　１　　
図 第　　２　　図 第３図 第　　　４　　図 ぐＩ 第　　５　　図 ｅ。 第　　９　　図 第１１図 ン 第１２図

Claims (1)

1. 【特許請求の範囲】 １、半導体基体の一主表面上に絶縁ゲートが形成され、
   この絶縁ゲートの両側面に接して絶縁物からなるスペー
   サが非対称に形成され、上記絶縁ゲート直下の半導体基
   体表面にゲート電圧印加によってソース・ドレイン電流
   が制御されるチャネル部を有し、上記スペーサ直下の基
   体表面に基体と異なる導電型の低濃度不純物層が高耐圧
   層として非対称に形成されるとともに、上記チャネル部
   及び上記高耐圧層をはさんで基体表面に基板と異なる導
   電型の高濃度不純物層がソース・ドレインとして形成さ
   れていることを特徴とする絶縁ゲート半導体装置。 ２、半導体基体の一主表面上に絶縁ゲートを形成する工
   程、上記ゲートを覆うように絶縁物膜を形成し、この基
   体主面に対してある角度をもった異方性エッチングを行
   うことによりゲートの両側面に接して絶縁物からなるス
   ペーサを非対称に設ける工程、上記スペーサ直下の半導
   体表面に低濃度不純物を導入、拡散する工程及び、上記
   ゲート及びスペーサをマスクにして基体表面に高濃度不
   純物を導入、拡散する工程とを有する絶縁ゲート半導体
   装置の製造法。 ３、上記異方性エッチングはドライエッチングにより行
   い、その際に上記半導体基体をドライエッチのためのイ
   オン打込み方向に対してある角度傾けることによりゲー
   ト両側に絶縁物スペーサを非対称に形成する特許請求の
   範囲第２項に記載の絶縁ゲート半導体装置の製造法。